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公开(公告)号：KR101751045B1
公开(公告)日：2017-06-27
申请号：KR1020100048616
申请日：2010-05-25
Applicant: 삼성전자주식회사
CPC classification number: H01L23/481 , G11C5/06 , G11C8/18 , H01L22/32 , H01L24/05 , H01L24/16 , H01L24/17 , H01L24/73 , H01L24/94 , H01L25/0657 , H01L25/50 , H01L2224/0401 , H01L2224/05009 , H01L2224/0557 , H01L2224/05572 , H01L2224/16145 , H01L2224/16146 , H01L2224/17051 , H01L2224/17515 , H01L2224/73204 , H01L2224/94 , H01L2225/06513 , H01L2225/06544 , H01L2225/06596 , H01L2924/00014 , H01L2924/0002 , H01L2924/01006 , H01L2924/01023 , H01L2924/01033 , H01L2924/01047 , H01L2924/01055 , H01L2924/014 , H01L2924/10329 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2224/05552 , H01L2924/00
Abstract: 본발명은 3D 반도체장치에대하여개시된다. 3D 반도체장치는, 슬레이브칩들은채널들과연결되지않고마스터칩의전극패드들만이채널들과연결된다. 마스터칩만이채널들의부하를바라보게되어채널부하를갖게된다. 동종의반도체칩들이스택된반도체장치의데이터입력경로, 데이터출력경로, 어드레스/커맨드경로그리고클럭경로에서 TSV 바운더리를설정한다. TSV 바운더리가설정되면, 마스터칩에존재하는글로벌제어회로는글로벌칩 선택신호발생회로, 글로벌커맨드발생회로그리고글로벌 ODT 제어회로에의해제어된다. 마스터칩의커맨드와클럭신호는 TSV를바이패스시켜 TSV 부하를바라보지않게하고, 슬레이브칩들의커맨드와클럭신호는 TSV를거치도록하는 TSV I/O 모듈을채용한다. 물리적으로동일한칩들이스택된반도체장치는각 층별로설계목적에부합하도록구성요소들을서로다르게구성한다. 반도체장치의관통전극패드의높이와 TSV의돌출높이는서로같게형성되고, 관통전극패드에접촉하는범프의두께는관통전극패드의높이또는관통전극의돌출높이보다작게형성한다. 적층된반도체칩들의웨이퍼뒷면에분리막을도포한다. 반도체칩의웨이퍼테스트중 셀리페어단계에서반도체칩의칩 식별퓨즈커트에의해칩 식별신호를발생시키고, 프로브패드를이용하여반도체칩을웨이퍼테스트한다.
Abstract translation: 本发明涉及一种3D半导体器件。 在3D半导体器件中，只有主芯片的电极焊盘连接到通道，而没有从芯片连接到通道。 只有主芯片才会查看通道的负载并具有通道负载。 的相同类型的半导体芯片层叠型半导体器件中，数据输入路径，一个数据输出路径，地址/命令路径，并设置在时钟路径中的TSV边界。 当TSV边界被设置时，存在于主芯片全局控制电路由全局芯片选择信号发生电路，一个全局命令生成电路和全球ODT控制电路控制。 命令和主芯片的时钟信号绕过TSV命令和时钟信号不看所述TSV的负载，和从芯片采用TSV I / O模块通过所述TSV。 其中堆叠物理上相同芯片的半导体器件为每个层配置不同组件以满足设计目标。 在半导体器件与TSV的贯通电极焊盘的突出高度的高度形成彼此相等，在与所述贯通电极焊盘接触的垫的厚度被形成为比所述贯通电极垫的通孔的高度或突起高度较小。 分离膜被施加到堆叠的半导体芯片的晶片的背面。 在半导体芯片的晶片测试沙利对步骤产生由半导体芯片的识别芯片熔丝切断的芯片识别信号，并使用探针垫用于测试半导体芯片的晶片。
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公开(公告)号：KR101585216B1
公开(公告)日：2016-01-13
申请号：KR1020090102980
申请日：2009-10-28
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L24/11 , H01L21/76898 , H01L23/481 , H01L24/03 , H01L24/05 , H01L24/13 , H01L24/16 , H01L24/81 , H01L25/0657 , H01L25/50 , H01L2224/0401 , H01L2224/0557 , H01L2224/05599 , H01L2224/05647 , H01L2224/1147 , H01L2224/11902 , H01L2224/13025 , H01L2224/13099 , H01L2224/13111 , H01L2224/13139 , H01L2224/13144 , H01L2224/13147 , H01L2224/9201 , H01L2225/06513 , H01L2225/06541 , H01L2924/00014 , H01L2924/0002 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01022 , H01L2924/01029 , H01L2924/01032 , H01L2924/01033 , H01L2924/01047 , H01L2924/0105 , H01L2924/01073 , H01L2924/01074 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/04941 , H01L2924/10329 , H01L2224/05552
Abstract: 본발명은반도체패키지, 이를이용한웨이퍼스택패키지그리고그 제조방법에관한것이다. 상기반도체패키지는, 기판의전면에형성되는제1비아홀과, 상기기판의후면에형성되는제2비아홀과, 일단은상기제1비아홀에형성되고, 타단은상기기판의전면으로부터돌출되는제1도전성플러그및 상기제1도전성플러그상에형성되고, 상기제2비아홀에삽입되도록상기제1도전성플러그보다그 단면적이작은제2도전성플러그를포함할수 있다.
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公开(公告)号：KR101479512B1
公开(公告)日：2015-01-08
申请号：KR1020080006703
申请日：2008-01-22
Applicant: 삼성전자주식회사
CPC classification number: H01L24/91 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/73 , H01L25/0657 , H01L2224/02166 , H01L2224/0401 , H01L2224/04042 , H01L2224/05599 , H01L2224/13099 , H01L2224/16145 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48463 , H01L2225/0651 , H01L2225/06513 , H01L2225/06568 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01022 , H01L2924/01024 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/01327 , H01L2924/014 , H01L2924/10253 , H01L2924/14 , H01L2924/15311 , H01L2924/00
Abstract: 본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 칩 패드를 구비한 기판; 상기 칩 패드와 전기적으로 연결되며, 개구부와 외부단자 접속부를 포함하는 재배선; 및 상기 개구부에 배치되어 상기 재배선과 전기적으로 연결되는 외부단자 접속패드를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 재배선에 포함된 금(Au)성분이 주위의 범프 패드 상으로 쉽게 확산되어 공극(Void) 및 금속간 화합물(IMC)을 형성하는 문제를 해결 할 수 있다. 그리고 칩 온 칩(chip-on-chip) 구조에서 하부칩의 복수의 범프들이 상부칩에 모두 접속되어 신뢰성이 향상되는 효과가 있다.
반도체 패키지, 칩 온 칩(COC), 패드, 범프, 본딩 와이어-
公开(公告)号：KR101336569B1
公开(公告)日：2013-12-03
申请号：KR1020070049766
申请日：2007-05-22
Applicant: 삼성전자주식회사
CPC classification number: H01L23/3128 , H01L23/5389 , H01L24/24 , H01L25/105 , H01L2224/24226 , H01L2224/32225 , H01L2224/73267 , H01L2224/82039 , H01L2224/82047 , H01L2224/92244 , H01L2225/1035 , H01L2225/1058 , H01L2924/01005 , H01L2924/01006 , H01L2924/01033 , H01L2924/01038 , H01L2924/01047 , H01L2924/01074 , H01L2924/01078 , H01L2924/14 , H01L2924/15311 , H01L2924/15331 , H01L2924/3011 , H01L2924/351 , H01L2924/00
Abstract: 증가된 결합 신뢰성을 갖는 반도체 패키지 및 그 제조 방법을 제공한다. 이 방법은 하부막 및 상부막 사이에 개재된 반도체 칩을 포함하는 패키지 유닛들을 형성하는 단계 및 상기 패키지 유닛들을 기판 상에 차례로 적층하는 단계를 포함한다. 이때, 상기 하부막 및 상부막은 상기 반도체 칩보다 낮은 모듈러스(modulus)를 갖는 물질로 형성된다.
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公开(公告)号：KR1020120032254A
公开(公告)日：2012-04-05
申请号：KR1020100093804
申请日：2010-09-28
Applicant: 삼성전자주식회사
CPC classification number: H01L25/0657 , H01L23/3107 , H01L25/50 , H01L2224/16145 , H01L2225/06513 , H01L2225/06517 , H01L2225/06541 , H01L2225/06582 , H01L2924/15311
Abstract: PURPOSE: A semiconductor stacked package and a manufacturing method thereof are provided to perform a molding process without restrictions on a scribe line width by extending a chip protection film. CONSTITUTION: A second semiconductor chip(C2) includes a through-electrode. A first semiconductor chip(C1) is laminated on the second semiconductor chip. A chip protection film(80) covers the upper surface of the first semiconductor chip. A molding layer(90) covers side surfaces of the second semiconductor chip and the first semiconductor chip. The molding layer is under-filled between the first semiconductor chip and the second semiconductor chip.
Abstract translation: 目的：提供一种半导体层叠封装及其制造方法，通过延长芯片保护膜来进行模制加工而不限制划线宽度。 构成：第二半导体芯片（C2）包括通孔。 第一半导体芯片（C1）层叠在第二半导体芯片上。 芯片保护膜（80）覆盖第一半导体芯片的上表面。 成型层（90）覆盖第二半导体芯片和第一半导体芯片的侧面。 模制层在第一半导体芯片和第二半导体芯片之间的填充不足。
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Patent Agency Ranking
公开(公告)号：KR1020110000960A
公开(公告)日：2011-01-06
申请号：KR1020090058315
申请日：2009-06-29
Applicant: 삼성전자주식회사
CPC classification number: H01L24/13 , H01L21/76898 , H01L23/481 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/29 , H01L24/32 , H01L24/81 , H01L24/83 , H01L24/91 , H01L25/0657 , H01L2224/0401 , H01L2224/0557 , H01L2224/05599 , H01L2224/05624 , H01L2224/05647 , H01L2224/13009 , H01L2224/13023 , H01L2224/13025 , H01L2224/13099 , H01L2224/131 , H01L2224/13124 , H01L2224/13144 , H01L2224/13147 , H01L2224/29 , H01L2224/29101 , H01L2224/29298 , H01L2224/83194 , H01L2225/06513 , H01L2225/06541 , H01L2924/0001 , H01L2924/00013 , H01L2924/00014 , H01L2924/0002 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01014 , H01L2924/01019 , H01L2924/01022 , H01L2924/01023 , H01L2924/01027 , H01L2924/01029 , H01L2924/01033 , H01L2924/0105 , H01L2924/01073 , H01L2924/01074 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/0132 , H01L2924/014 , H01L2924/04941 , H01L2924/04953 , H01L2924/14 , H01L2924/00 , H01L2224/29099 , H01L2224/29199 , H01L2224/29299 , H01L2224/2929 , H01L2224/05552
Abstract: PURPOSE: A semiconductor chip, a stack module, a memory card, and a manufacturing method thereof are provided to prevent the electrical resistance increase of an electrode by arranging a burying part which has a uniform width. CONSTITUTION: A substrate(105) comprises a first and a second side. A via electrode(150) is arranged in order to bury at least one via hole(135). The via electrode is extended from the first side of the substrate. The via electrode comprises a first burying part(152), a second burying part(154), and/or a protrusion part(156). The via hole comprises a first part(126) and a second part(132). The via hole is vertically extended from the first side of the substrate and the second side.
Abstract translation: 目的：提供一种半导体芯片，堆叠模块，存储卡及其制造方法，以通过布置具有均匀宽度的掩埋部来防止电极的电阻增加。 构成：衬底（105）包括第一侧和第二侧。 布置通孔电极（150）以埋入至少一个通孔（135）。 通孔电极从基板的第一侧延伸。 通孔电极包括第一埋入部分（152），第二埋入部分（154）和/或突出部分（156）。 通孔包括第一部分（126）和第二部分（132）。 通孔从衬底的第一侧和第二侧垂直延伸。
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7.发明授权
公开(公告)号：KR100647483B1
公开(公告)日：2006-11-23
申请号：KR1020050076286
申请日：2005-08-19
Applicant: 삼성전자주식회사
IPC: H01L23/48
Abstract: An interconnection structure of a semiconductor package is provided to more simplify the fabricating process of an interconnection structure by forming a contact hole for exposing an interconnection on a photoresist pattern without removing a preliminary photoresist structure from a conductive pattern such that the preliminary photoresist structure is disposed on the conductive pattern to form a conductive pattern connected to a pad. A pad(110) inputs a signal to a circuit part(105) or outputs a signal from the circuit part, disposed on a body(102) with the circuit part. A conductive pattern(120) is disposed on the upper surface of the body, electrically connected to the pad. An insulating photoresist structure(130) is formed on the upper surface of the conductive pattern, having a contact hole for exposing a part of the upper surface of the conductive pattern. The insulating photoresist structure has substantially the same outer shape as the conductive pattern.
Abstract translation: 提供半导体封装的互连结构以通过形成用于暴露光致抗蚀剂图案上的互连的接触孔而不从导电图案移除初始光致抗蚀剂结构以使得初始光致抗蚀剂结构被布置而更加简化互连结构的制造工艺 在导电图案上以形成连接到焊盘的导电图案。 垫（110）将信号输入到电路部分（105）或从电路部分输出来自布置在主体（102）上的电路部分的信号。 导电图案（120）设置在本体的上表面上，电连接到焊盘。 绝缘光刻胶结构（130）形成在导电图案的上表面上，具有用于暴露导电图案的上表面的一部分的接触孔。 绝缘光刻胶结构具有与导电图案基本相同的外部形状。
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公开(公告)号：KR100605314B1
公开(公告)日：2006-07-28
申请号：KR1020040057245
申请日：2004-07-22
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L21/76838 , H01L23/3114 , H01L23/3157 , H01L24/10 , H01L24/13 , H01L2224/05001 , H01L2224/05008 , H01L2224/05022 , H01L2224/05024 , H01L2224/05144 , H01L2224/05147 , H01L2224/05155 , H01L2224/05166 , H01L2224/05171 , H01L2224/05548 , H01L2224/05569 , H01L2224/05644 , H01L2224/05655 , H01L2224/05671 , H01L2224/13 , H01L2224/13099 , H01L2924/01006 , H01L2924/01022 , H01L2924/01023 , H01L2924/01024 , H01L2924/01029 , H01L2924/01033 , H01L2924/01075 , H01L2924/01078 , H01L2924/01079 , H01L2924/014 , H01L2924/14 , H05K3/062 , H05K3/108 , H05K3/244 , H05K3/388 , H05K2203/0505 , H05K2203/0597 , H01L2924/00 , H01L2924/00014
Abstract: 본 발명은 재배선 보호 피막을 가지는 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 시드 금속층 식각 공정에서 발생하는 재배선 측면의 과도 식각, 재배선 하단부의 언더컷, 재배선의 쓰러짐과 들림 등과 같은 문제를 해결하기 위한 것이다. 본 발명에 의한 웨이퍼 레벨 패키지는 재배선의 상부면 뿐만 아니라 측면 전체를 둘러싸도록 재배선 보호 피막이 형성된다. 재배선 보호 피막은 이어지는 시드 금속층 식각 공정에서 식각 용액으로부터 재배선을 보호한다. 재배선 보호 피막은 감광막 패턴과 재배선 사이에 틈을 만들어 전해도금으로 형성할 수 있다. 보호 피막을 형성하기 위한 틈은 감광막을 재차 노광하거나 다시 도포하여 만들 수 있다.
웨이퍼 레벨 패키지, 재배선, 시드 금속층, 과도 식각, 언더컷, 보호 피막-
公开(公告)号：KR1020050059618A
公开(公告)日：2005-06-21
申请号：KR1020030091319
申请日：2003-12-15
Applicant: 삼성전자주식회사
IPC: H01L23/48
Abstract: 본 발명은 웨이퍼 레벨 패키지 및 그 제조 방법에 관한 것으로, 웨이퍼 레벨 패키지 제조 중에 고온 공정으로 인하여 반도체 소자의 특성과 수율이 저하되는 문제를 해결하기 위한 것이다. 본 발명은 웨이퍼 레벨 패키지 제조 공정 중 다층의 폴리머층을 형성할 때 칩 윗면의 입출력 패드와 퓨즈 박스를 노출시키고, 이를 이용하여 EDS 테스트와 레이저 수리를 거쳐 수율 저하를 보상한 후에, 노출된 입출력 패드와 퓨즈 박스 위에 밀봉제를 덮는다.
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公开(公告)号：KR1020050038501A
公开(公告)日：2005-04-27
申请号：KR1020030073864
申请日：2003-10-22
Applicant: 삼성전자주식회사
IPC: H01L23/50
CPC classification number: H01L24/12 , H01L24/11 , H01L2224/05022 , H01L2224/05027 , H01L2224/0508 , H01L2224/05124 , H01L2224/05166 , H01L2224/05171 , H01L2224/05572 , H01L2224/05647 , H01L2224/05655 , H01L2224/1147 , H01L2224/13076 , H01L2224/13078 , H01L2224/13099 , H01L2224/131 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01023 , H01L2924/01024 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/00 , H01L2924/00014
Abstract: 본 발명은 3차원 UBM을 포함하는 솔더 범프 구조의 형성 방법에 관한 것으로서, 솔더 범프의 크랙을 감소시키면서 미세 피치에도 적용이 가능하고 공정이 단순화된 범프 구조 형성 방법에 관한 것이다. 본 발명에 따르면, 포지티브 포토레지스트를 1차 노광하고 현상하여 제1 개구부를 형성하고, 제1 개구부 안에 돌기부를 만들기 위한 금속층을 형성하며, 다시 포토레지스트를 2차 노광하고 현상하여 제2 개구부를 형성한 후, 제2 개구부 안에 솔더층을 형성한다. 솔더 범프는 포토레지스트 제거 후 솔더층의 리플로우를 통하여 형성되며, 돌기부가 UBM층의 표면으로부터 위쪽으로 돌출되어 솔더 범프 내부에 묻힌다.
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