公开(公告)号：KR100647483B1

公开(公告)日：2006-11-23

申请号：KR1020050076286

申请日：2005-08-19

Applicant: 삼성전자주식회사

Inventor： 이인영 ,  심성민 ,  장동현 ,  정현수 ,  정재식 ,  유승관 ,  박명순 ,  윤종국 ,  최주일

IPC: H01L23/48

Abstract: An interconnection structure of a semiconductor package is provided to more simplify the fabricating process of an interconnection structure by forming a contact hole for exposing an interconnection on a photoresist pattern without removing a preliminary photoresist structure from a conductive pattern such that the preliminary photoresist structure is disposed on the conductive pattern to form a conductive pattern connected to a pad. A pad(110) inputs a signal to a circuit part(105) or outputs a signal from the circuit part, disposed on a body(102) with the circuit part. A conductive pattern(120) is disposed on the upper surface of the body, electrically connected to the pad. An insulating photoresist structure(130) is formed on the upper surface of the conductive pattern, having a contact hole for exposing a part of the upper surface of the conductive pattern. The insulating photoresist structure has substantially the same outer shape as the conductive pattern.

Abstract translation: 提供半导体封装的互连结构以通过形成用于暴露光致抗蚀剂图案上的互连的接触孔而不从导电图案移除初始光致抗蚀剂结构以使得初始光致抗蚀剂结构被布置而更加简化互连结构的制造工艺 在导电图案上以形成连接到焊盘的导电图案。 垫（110）将信号输入到电路部分（105）或从电路部分输出来自布置在主体（102）上的电路部分的信号。 导电图案（120）设置在本体的上表面上，电连接到焊盘。 绝缘光刻胶结构（130）形成在导电图案的上表面上，具有用于暴露导电图案的上表面的一部分的接触孔。 绝缘光刻胶结构具有与导电图案基本相同的外部形状。

公开(公告)号：KR100571752B1

公开(公告)日：2006-04-18

申请号：KR1019990011824

申请日：1999-04-06

Applicant: 삼성전자주식회사

Inventor： 이태우 ,  심성민

IPC: H01L21/60

CPC classification number: H01L2224/11 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 본 발명은 칩 스케일 패키지에 관한 것으로, 외부접속단자로 활용되는 솔더 볼이 형성되는 볼 패드와 솔더 볼 사이의 접합 신뢰성을 향상시키기 위하여, 본 발명은 상부면에 형성된 복수개의 칩 패드와, 상기 칩 패드들을 보호하기 위한 불활성층이 형성된 집적회로 칩과; 상기 칩 패드만 노출되도록 상기 불활성층 상에 형성된 하부 절연층과; 상기 칩 패드의 재배열을 위하여 상기 칩 패드와 각기 연결되어 상기 하부 절연층 상에 형성되며, 솔더 볼이 접속될 수 있는 볼 패드를 갖는 금속 배선층과; 상기 금속 배선층을 보호하기 위하여 상기 금속 배선층과 하부 절연층 상에 형성되며, 상기 볼 패드가 노출되도록 접속 구멍이 형성된 상부 절연층과; 상기 볼 패드, 접속 구멍 및 접속 구멍의 주위에 형성된 장벽 금속층; 및 상기 볼 패드 상의 상기 장벽 금속층 상에 형성된 솔더 볼;을 포함하며, 상기 솔더 볼과 볼 패드 사이의 접촉 면적을 넓혀 솔더 볼의 볼 패드에 대한 접합성을 향상시키기 위하여, 상기 접속 구멍의 중심 부분에 상부 절연층으로 형성된 철부를 형성한 것을 특징으로 하는 칩 스케일 패키지를 제공한다.
칩 스케일 패키지, 솔더 볼, 볼 패드, 웨이퍼 레벨, 장벽 금속층

Abstract translation: 目的：提供一种芯片级封装，通过拓宽球垫和形成焊球的阻挡金属层之间的接触面积来提高粘合可靠性。 构成：芯片级封装（90）包括多个芯片焊盘（12），集成电路芯片，下绝缘层，金属互连层（17），上绝缘层，阻挡金属层（66）和 焊球（70）。 多个芯片焊盘形成在上表面上。 集成电路芯片具有用于保护芯片焊盘的钝化层（14）。 在绝缘层上形成下绝缘层，仅露出芯片焊盘。 金属互连层具有连接焊球的球垫（62），设置在下绝缘层上，同时连接到每个芯片焊盘以重新对准芯片焊盘。 上绝缘层具有连接孔，以露出设置在金属互连层和下绝缘层上的球垫，以保护金属互连层。 阻挡金属层形成在球垫和连接孔上以及连接孔附近。 焊球形成在球垫上存在的阻挡金属层上。 特别地，芯片级封装包括在连接孔的中心部分中由上绝缘层构成的铁部件，以通过拓宽焊球和球垫之间的接触面积来改善焊球上的焊球的粘附。

公开(公告)号：KR100270483B1

公开(公告)日：2000-12-01

申请号：KR1019930004417

申请日：1993-03-22

Applicant: 삼성전자주식회사

Inventor： 심성민 ,  손해정

IPC: H05K13/02

Abstract: PURPOSE: A tray for loading a semiconductor package is provided to prevent the deformation of outer and support leads and the damage of a package body during the storage and transportation of the semiconductor package. CONSTITUTION: A tray body(31) is box-shaped with the open upper part. Upper protrusions(33) are formed inside of both side walls(32) of the tray body(31). Lower protrusions(34) are formed to alternate with the upper protrusions(33). Vertical Surface Mount Packages(40) are mounted in line between the upper protrusions(33), and supported by the lower protrusions(34). The tray body(31) has the height higher than that of the VSMPs(40). The upper protrusions(33) are distanced from each other with the gap larger than the width of the VSMPs(40) at the 2/3 point of the height of the tray body(31), and have the length sufficient to support the VSMPs(40).

Abstract translation: 目的：提供用于装载半导体封装的托盘，以防止外部和支撑引线的变形以及在半导体封装的存储和运输期间封装体的损坏。 构成：托盘体（31）是开放的上部的箱形。 上部突起（33）形成在托盘主体（31）的两个侧壁（32）内部。 下突起（34）形成为与上突起（33）交替。 垂直表面贴装（40）安装在上突出部（33）之间，由下突起（34）支撑。 盘体（31）的高度高于VSMP（40）的高度。 在托盘体（31）的高度的2/3处，上突起（33）间隔大于间隙（VSMP）的宽度，并具有足以支撑VSMP （40）。

公开(公告)号：KR1020000065365A

公开(公告)日：2000-11-15

申请号：KR1019990011576

申请日：1999-04-02

Applicant: 삼성전자주식회사

Inventor： 이태우 ,  심성민

IPC: H01L21/60

CPC classification number: H01L2224/11 ,  H01L2924/00012

Abstract: PURPOSE: A substrate formed moat in is provided to fabricate solder balls of uniform size on the substrate, and a method of forming solder balls using the substrate is provided to prevent generation of contact badness in packaging CONSTITUTION: In a substrate(210) using a solder ball for an external connection terminal, a moat(280) is made by removing a surface layer(240) partially according to some shape centering around a ball pad(232). The moat(280) is desirable to be around 25 micro meter off the ball pad(232) and to be about 25 micro meter in width. The depth of moat(280) also must be as deep as a part of thickness of surface layer(240), for contact badness can happen by being connected with metal wiring(230) formed between a surface layer(240) and an insulator layer(220) in case that the moat is as deep as the thickness of surface layer(240). Because the moat(280) plays a role of forced boundary for a shape of solder ball in a reflow process of a gilded solder on the ball pad, the solder ball(260) is made in uniform size consequently.

Abstract translation: 目的：提供一种形成护套的衬底，以在衬底上制造均匀尺寸的焊球，并提供使用该衬底形成焊球的方法，以防止在封装中形成接触不良。构成：在使用 用于外部连接端子的焊球，通过根据围绕球垫（232）的某些形状部分去除表面层（240）而制成护城河（280）。 护城河（280）希望离球垫（232）约25微米，宽度约为25微米。 护城河（280）的深度也必须与表面层（240）的厚度的一部分一样深，因为接触不良可以通过与形成在表面层（240）和绝缘体层（240）之间的金属布线（230）连接而发生 （220），在护城河与表层（240）的厚度一样深的情况下。 由于护环（280）在球垫上的镀金焊料的回流工艺中起到焊球形状的强制边界的作用，所以焊球（260）因此被制成均匀的尺寸。

公开(公告)号：KR1019990015556A

公开(公告)日：1999-03-05

申请号：KR1019970037710

申请日：1997-08-07

Applicant: 삼성전자주식회사

Inventor： 심성민 ,  장영관

IPC: H01L21/60

Abstract: 반도체 장치의 패드 보호막 형성방법을 개시한다. 반도체 장치에 있어 와이어를 본딩하기 위해 본딩패드를 오픈하고, 반도체 장치를 테스트하는 과정에서 발생한 오염물질들이 습기와 반응하여 부식등을 일으키는 경우가 있을 수 있다. 따라서 본 발명에서는, 이러한 문제점을 방지하기 위해 플라즈마를 이용하여 패시베이션을 실시한다. 패시베이션의 실시로 얻어지는 패드 보호막에 의해 상기 공정단계에서 발생하는 오염물질들은 습기와 직접 접촉할 수 없게되므로 부식등의 문제점을 미리 방지하여 반도체 장치의 신뢰성을 향상시킬 수 있게 된다.

公开(公告)号：KR1019990015185A

公开(公告)日：1999-03-05

申请号：KR1019970037105

申请日：1997-08-02

Applicant: 삼성전자주식회사

Inventor： 장영관 ,  심성민

IPC: H01L21/205

Abstract: 평탄화된 보호층을 형성할 수 있는 반도체 장치의 제조 방법이 개시되어 있다. 하나 이상의 제1 금속 라인이 형성되어 있는 반도체 기판의 상부에 제2 금속층을 형성한 후, 상기 제2 금속층을 패터닝하여 제2 금속 라인을 형성한다. 상기 제2 금속 라인이 형성된 결과물의 상부에 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 방식으로 절연층을 형성한다. 산소 플라즈마 소오스를 사용한 HDP-CVD 방식으로 상기 절연층의 상부에 보호층을 형성한다. 보이드가 발생하지 않고 두께 균일성이 ±5% 이하로 평탄도가 개선된 보호층을 형성함으로써, 크랙 및 금속 오픈을 방지할 수 있다.

公开(公告)号：KR1019980034133A

公开(公告)日：1998-08-05

申请号：KR1019960052092

申请日：1996-11-05

Applicant: 삼성전자주식회사

Inventor： 심성민

IPC: H01L21/304

Abstract: 본 발명은, 절단 영역이 형성된 웨이퍼에 관한 것으로, 복수개의 반도체 칩으로 형성될 회로 패턴층이 형성된 소자 영역과, 상기 복수개의 소자 영역을 개별 칩으로 분리하기 위한 절단 영역을 포함하는 활성면; 및 상기 활성면 전체에 형성된 절연층을 갖는 반도체 웨이퍼에 있어서, 상기 절단 영역이 상기 소자 영역 보다는 낮게 장홈(slot)이 형성된 것을 특징으로 하는 장홈이 형성된 절단 영역을 갖는 웨이퍼를 제공함으로써, 웨이퍼 절단 공정에서 절단 날과 기계적인 접촉을 하는 절단 영역에 형성된 장홈이 회로 소자가 형성된 활성면보다는 낮게 형성되어 있어 절단 공정에 있어서 발생되는 치핑 현상에 따른 절연층이 벗겨지거나, 회로 소자에 가해지는 기계적인 충격을 완화시켜 줄 수 있는 장점이 있다.

公开(公告)号：KR100126792B1

公开(公告)日：1998-04-01

申请号：KR1019940007534

申请日：1994-04-11

Applicant: 삼성전자주식회사

Inventor： 박찬언 ,  윤황규 ,  심성민 ,  최완균

IPC: C08J7/04

CPC classification number: C08J7/12 ,  C08J2379/08 ,  C08L79/08

Abstract: The surface of polyimide is treated to improve the adhesiveness between epoxy resin and polyimide with an aliphatic amine selected from tetramethylene ammonium hydroxide, tetrabutylammonium hydroxide, N-methyl-1,3-propane diamine, 1,4-butane diamine, and 1,6-hexane diamine, or aromatic amine selected from oxydianiline, methylene dianiline, methaphenylene diamine, para-phenylene diamine, 2,6-diamino pyridine, 3,3'-diamino benzophenone and bis aminophenoxy benzene, or siloxane amine such as bis(gamma-aminopropyl)tetramethyl disiloxane.

Abstract translation: 处理聚酰亚胺表面以改善环氧树脂与聚酰亚胺之间的粘合性，所述脂族胺选自氢氧化四甲基铵，氢氧化四丁基铵，N-甲基-1,3-丙二胺，1,4-丁烷二胺和1,6 己二胺或选自氧基二苯胺，亚甲基二苯胺，甲基亚苯基二胺，对苯二胺，2,6-二氨基吡啶，3,3'-二氨基二苯甲酮和双氨基苯氧苯，或硅氧烷胺如双（γ- 氨基丙基）四甲基二硅氧烷。

公开(公告)号：KR1019970072337A

公开(公告)日：1997-11-07

申请号：KR1019960011812

申请日：1996-04-18

Applicant: 삼성전자주식회사

Inventor： 심성민 ,  송영희 ,  권영도 ,  손해정

IPC: H01L23/28

Abstract: 본 발명은 리드에 반도체 칩이 부착되는 리드 온 칩형 반도체 칩 패키지에 있어서, 상면에 불안전 경화된 폴리이미드 코팅층이 형성된 반도체 칩을 제조하는 단계와, 리드의 하면과 단면 접착 테이프의 상면에 형성된 폴리이미드 접착층을 부착시키는 리드-테이프 부착 단계와, 접착층이 형성되어 있지 않은 상기 단면 접착테이프의 하면과 상기 반도체 칩의 불완전 경화된 코팅층에 가압 수단으로 가압하여 부착시키는 테이프-반도체 칩 부착 단계와, 상기 불완전 경화된 폴리이미드 코팅층을 완전 경화시키는 경화 단계를 포함하는 것을 특징으로 하는 폴리이미드의 불완전 경화 상태를 이용한 리드 온 칩형 반도체 칩 패키지의 리드와반도체 칩부착 방법을 제공함으로써, 양면 접착 테이프를 사용하지 않고 반도체 칩을 리드에 부착시킴에 따라 제조 가를 절감시키며, 반도체 칩과 리드 사이의 접착 계면이 감소되므로 크랙의 발생을 감소시킴과 동시에 리드와 반도체 칩 부착 시에 가압 수단에 의한 응력으로 인하여 발생할수 있는 반도체 칩 표면의 손상을 개선하는효과를 나타낸다.

公开(公告)号：KR1019970030225A

公开(公告)日：1997-06-26

申请号：KR1019950040239

申请日：1995-11-08

Applicant: 삼성전자주식회사

Inventor： 심성민 ,  황도윤

IPC: H01L21/027

Abstract: 본 발명은 비닐 테이프를 사용하여 웨이퍼의 표면을 보호한 채 진행되던 웨이퍼 후면 연마 공정에서 발생되는 불량이나 단점을 해결하기 위한 것으로서, 비닐 테이프 대신에 자외선이 조사되면 접착력이 급격하게 감소하는 자외선 테이프를 웨이퍼의 회로소자가 형성된 표면에 부착하고 췌이퍼의 후면을 연마한 다음, 자외선을 조사하면서 테이프를 웨이퍼로부터 제거함으로써 종래의 단점을 극복하고 간단한 공정 단계를 통해 웨이퍼의 후면 연마가 가능하게 함과 동시에 웨이퍼 절단 공정과 후면 연마공정이 동일한 작업라인에서 이루어지는 것도 가능하게 된다.