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公开(公告)号：KR1020120032293A
公开(公告)日：2012-04-05
申请号：KR1020100093869
申请日：2010-09-28
Applicant: 삼성전자주식회사
CPC classification number: H01L25/105 , H01L23/5386 , H01L24/48 , H01L24/73 , H01L2224/16225 , H01L2224/32225 , H01L2224/48225 , H01L2224/48227 , H01L2224/73204 , H01L2224/73265 , H01L2225/1023 , H01L2225/1058 , H01L2924/00014 , H01L2924/15311 , H01L2924/15331 , H01L2924/181 , H01L2924/00012 , H01L2924/00 , H01L2224/45099 , H01L2224/45015 , H01L2924/207
Abstract: PURPOSE: A semiconductor package is provided to reduce a quantity of pads by including an integration pad for integrating two or more pads which transmits/receives the same signal. CONSTITUTION: A first semiconductor chip(102) is mounted on one surface of a first substrate(100). A second semiconductor chip(122) is mounted on one surface of a second substrate(120). A plurality of first pads(110) is arranged on the first substrate. A plurality of second pads(126) is arranged on the second substrate. A connection pattern(130) respectively and electrically connects the first pad and the second pad which are facing to each other. A bonding wire(108) electrically connects the first semiconductor chip and the first substrate.
Abstract translation: 目的：提供半导体封装以通过包括用于集成两个或更多个发送/接收相同信号的焊盘的集成焊盘来减少焊盘数量。 构成：第一半导体芯片（102）安装在第一基板（100）的一个表面上。 第二半导体芯片（122）安装在第二基板（120）的一个表面上。 多个第一焊盘（110）布置在第一衬底上。 多个第二衬垫（126）布置在第二衬底上。 分别连接图形（130）并使彼此面对的第一焊盘和第二焊盘电连接。 接合线（108）电连接第一半导体芯片和第一基板。
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公开(公告)号：KR1020070048953A
公开(公告)日：2007-05-10
申请号：KR1020050106069
申请日：2005-11-07
Applicant: 삼성전자주식회사
CPC classification number: H01L2224/32145 , H01L2224/48091 , H01L2224/48227 , H01L2224/73265 , H01L2924/15311 , H01L2924/181 , H01L2924/00014 , H01L2924/00012 , H01L2924/00
Abstract: 본 발명은 반도체 패키지의 게이트 버어(gate burr) 제거 방법에 관한 것으로, 탑 게이트 몰딩(top gate molding) 방법으로 수지 봉합부가 형성되는 반도체 패키지의 경우 수지 봉합부의 상부면에 게이트 버어가 잔존할 수 있다. 이 게이트 버어가 잔존하는 반도체 패키지를 하부 패키지로 사용하여 상부 패키지를 적층할 경우 게이트 버어로 인해 상부 패키지의 솔더 조인트(solder joint) 신뢰성이 떨어진다.
본 발명은 상기한 문제점을 해소하기 위해서, 수지 봉합부의 상부면에 잔존하는 게이트 버어 크기를 체크한 후, 체크된 정보를 바탕으로 설정된 레이저빔(laser beam)을 게이트 버어에 조사(照射)하여 제거하는 반도체 패키지의 게이트 버어 제거 방법을 제공한다. 특히 게이트 버어 제거 단계는 기존의 레이저 마킹(laser marking) 공정에서 함께 진행함으로써, 게이트 버어 제거를 위한 별도의 설비를 구비할 필요가 없고, 게이트 버어 제거 단계로 인한 반도체 패키지 제조 공정 시간이 길어지는 문제를 최소화할 수 있다.
탑 게이트 몰딩, 게이트 버어, 솔더 조인트, 적층, 멀티-
公开(公告)号：KR100690922B1
公开(公告)日：2007-03-09
申请号：KR1020050078863
申请日：2005-08-26
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L23/50 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/83 , H01L24/85 , H01L25/0657 , H01L2224/05553 , H01L2224/32145 , H01L2224/32225 , H01L2224/45124 , H01L2224/45144 , H01L2224/48091 , H01L2224/48145 , H01L2224/48599 , H01L2224/48699 , H01L2224/49171 , H01L2224/49175 , H01L2224/73265 , H01L2224/83 , H01L2224/85 , H01L2225/06506 , H01L2225/0651 , H01L2225/06572 , H01L2924/01013 , H01L2924/01014 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/3011 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: Disclosed is a semiconductor device packaging technique that is capable of resolving a problem of instability of bonding wires when stacking a plurality of semiconductor chips. The technique is also capable of realizing a slim, light and small package. The semiconductor device package includes a substrate having a substrate pad on a surface thereof, one or more memory chips stacked on the substrate with each memory chip having a pad connected to a common pin receiving a common signal applied to all the memory chips, an interposer chip stacked on the substrate and having an interconnection wire connected to the memory chip pad, the common pin of each of the memory chips being electrically connected to the interconnection wire via the memory chip pad, and a logic chip stacked on the substrate and having a bypass circuit which electrically connects or disconnects the interconnection wire to or from the substrate pad.
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公开(公告)号：KR101923535B1
公开(公告)日：2018-12-03
申请号：KR1020120070154
申请日：2012-06-28
Applicant: 삼성전자주식회사
IPC: H01L23/488 , H01L23/12
Abstract: 본 발명은 패키지 온 패키지 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 솔더볼이 패키지 기판의 양 측면에만 인접하도록 배치시키므로 너비를 줄일 수 있다. 또한, 직접적으로 연결이 필요한 로직 칩의 입출력 패드와 솔더볼을 가깝게 배치시킴으로써 솔더볼 배선 자유도를 증가시키고 배선 거리를 짧게 하여 신호 간섭을 줄이고 신호 전달 속도를 향상시키고 신호 품질 및 파워 딜리버리 특성을 향상시킬 수 있다.
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公开(公告)号：KR1020070038378A
公开(公告)日：2007-04-10
申请号：KR1020050093625
申请日：2005-10-05
Applicant: 삼성전자주식회사
CPC classification number: H01L23/522 , H01L24/26 , H01L25/073
Abstract: 본 발명은 2층의 재배선층이 형성된 에스아이피(SIP; System In Package)용 반도체 칩에 관한 것으로, 2층의 재배선층을 팹(fab) 공정으로 형성할 경우 선폭 및 두께에 제약이 따르기 때문에 아날로그(analog) 및 고속 인터페이스(high speed interface)로 사용되는 특성 재배선층은 저항 증가에 따른 전기적 특성이 떨어질 수 있다. 2층의 재배선층을 웨이퍼 레벨(wafer level) 공정으로 형성할 경우, 재배선층을 둘러싸는 두꺼운 절연층으로 인하여 웨이퍼 또는 칩 단위에서 휨(warpage)이 심하게 발생되어 SIP 제조 공정 상에 문제가 발생될 수 있다.
본 발명은 상기한 문제점을 해결하기 위해서, 팹 공정을 이용하여 반도체 기판의 활성면에 형성된 비특성 재배선층과, 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 상부에 형성된 특성 재배선층을 포함하는 2층의 재배선층이 형성된 SIP용 반도체 칩을 제공한다. 본 발명에 따르면, 특성 재배선층은 웨이퍼 레벨 공정으로 필요한 두께와 폭으로 형성함으로써, 특성 재배선층의 전기적 특성을 확보할 수 있다. 그리고 비특성 재배선층은 팹 공정을 이용하여 반도체 기판의 활성면에 형성하고, 특성 재배선층은 웨이퍼 레벨 공정을 이용하여 비특성 재배선층 위에 형성함으로써, 웨이퍼 레벨 공정으로 형성되는 재배선층이 단층이기 때문에, 웨이퍼 또는 칩 단위에서 휨이 발생되는 것을 억제할 수 있다.
재배선(redistribution), 팹(fab), 웨이퍼 레벨(wafer level), 시스템 인 패키지(System In Package), 적층(stack)-
Patent Agency Ranking
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公开(公告)号：KR101665556B1
公开(公告)日：2016-10-13
申请号：KR1020090112254
申请日：2009-11-19
Applicant: 삼성전자주식회사
CPC classification number: H01L23/488 , H01L23/49816 , H01L24/73 , H01L25/105 , H01L2224/16225 , H01L2224/32225 , H01L2224/45124 , H01L2224/45144 , H01L2224/48225 , H01L2224/48227 , H01L2224/73265 , H01L2225/06572 , H01L2225/1023 , H01L2225/1058 , H01L2924/14 , H01L2924/15311 , H01L2924/15321 , H01L2924/15331 , H01L2924/00 , H01L2924/00012
Abstract: 인쇄회로기판및 반도체칩을갖는반도체장치를제공한다. 상기인쇄회로기판은칩(chip) 영역, 상기칩 영역에인접한다수의제 1 볼랜드들(ball lands), 및상기제 1 볼랜드들에인접한적어도하나의제 2 볼랜드(ball land)를구비한다. 상기반도체칩은상기칩(chip) 영역에장착된다. 상기다수의제 1 볼랜드들은제 1 피치(pitch)를갖도록배열된다. 상기다수의제 1 볼랜드들중 상기제 2 볼랜드(ball land)에가장가까운하나와상기제 2 볼랜드(ball land)는상기제 1 피치(pitch)보다큰 제 2 피치(pitch)를갖는다.
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公开(公告)号：KR1020140119374A
公开(公告)日：2014-10-10
申请号：KR1020130034724
申请日：2013-03-29
Applicant: 삼성전자주식회사
CPC classification number: H01L25/105 , H01L23/3128 , H01L24/13 , H01L24/16 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/81 , H01L2224/13101 , H01L2224/13124 , H01L2224/13139 , H01L2224/13144 , H01L2224/13147 , H01L2224/13169 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/45124 , H01L2224/45139 , H01L2224/45144 , H01L2224/45147 , H01L2224/45155 , H01L2224/45157 , H01L2224/45164 , H01L2224/45166 , H01L2224/45169 , H01L2224/45171 , H01L2224/48091 , H01L2224/48227 , H01L2224/48601 , H01L2224/48644 , H01L2224/48647 , H01L2224/48655 , H01L2224/48701 , H01L2224/48744 , H01L2224/48747 , H01L2224/48755 , H01L2224/48801 , H01L2224/48844 , H01L2224/48847 , H01L2224/48855 , H01L2224/73204 , H01L2224/73265 , H01L2224/81815 , H01L2224/85401 , H01L2224/85444 , H01L2224/85447 , H01L2224/85455 , H01L2924/12042 , H01L2924/15311 , H01L2924/15331 , H01L2924/181 , H01L2924/1815 , H01L2924/18161 , H01L2924/19106 , H05K1/0271 , H05K3/284 , H05K2201/09136 , H05K2201/09909 , H05K2201/10734 , H01L2924/00014 , H01L2924/014 , H01L2924/00 , H01L2924/00012
Abstract: Provided is a stacked semiconductor package which comprises: a lower semiconductor package including a lower package substrate, and at least one lower semiconductor chip disposed on the lower package substrate; an upper semiconductor package including a upper package substrate bigger than the lower package substrate, and at least one upper semiconductor chip disposed on the upper package substrate; an inter-package connection unit for connecting the upper surface of the lower package substrate and the lower surface of the upper package substrate; and a filler which surrounds the inter-package connection unit and fills a space between the lower package substrate and the upper package substrate.
Abstract translation: 提供了一种堆叠半导体封装，其包括：下半导体封装，其包括下封装衬底，以及设置在下封装衬底上的至少一个下半导体芯片; 包括比下封装衬底大的上封装衬底的上半导体封装以及设置在上封装衬底上的至少一个上半导体芯片; 用于连接下封装基板的上表面和上封装基板的下表面的封装间连接单元; 以及填充物，其围绕所述封装间连接单元并填充所述下封装基板和所述上封装基板之间的空间。
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公开(公告)号：KR1020060055564A
公开(公告)日：2006-05-23
申请号：KR1020040093861
申请日：2004-11-17
Applicant: 삼성전자주식회사
CPC classification number: H01L24/85 , H01L23/552 , H01L24/45 , H01L24/48 , H01L24/73 , H01L24/78 , H01L25/0657 , H01L2224/05001 , H01L2224/05026 , H01L2224/05572 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/45144 , H01L2224/48091 , H01L2224/48227 , H01L2224/48471 , H01L2224/73204 , H01L2224/73265 , H01L2224/78301 , H01L2224/85186 , H01L2225/0651 , H01L2225/06517 , H01L2225/06572 , H01L2924/00014 , H01L2924/01006 , H01L2924/01013 , H01L2924/01023 , H01L2924/01024 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/15311 , H01L2924/181 , H01L2924/19107 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H01L2924/00 , H01L2924/00012 , H01L2224/05005 , H01L2224/05541 , H01L2224/05599
Abstract: 본 발명은 멀티칩 패키지에 관한 것으로서, 제1 및 제2기판패드 및 그 제1 및 제2기판패드와 각각 전기적으로 연결된 볼패드를 갖는 기판과, 그 기판상에 적층되고 그 제1기판패드와 플립칩 본딩(flip chip bonding) 방식으로 접속되는 하부칩패드를 갖는 하부 칩과, 그 하부 칩상에 적층되고 그 제2기판패드와 와이어 본딩(wire bonding) 방식으로 접속되는 상부칩패드를 가지며 상기 기판과 대향(對向)되는 오버행(over-hang)부를 가지는 상부 칩과, 외부와의 접속을 위해 그 볼패드에 형성되는 솔더볼과, 그 상하부 칩들 사이에 개재(介在)되어 그 오버행부를 지지하는 지지판(支持板)을 포함하는 것을 특징으로 한다.
이에 따라, 상부 칩을 지지하는 지지판에 의해 상부 칩에 대한 와이어 본딩시 캐필러리(capillary)에 의한 물리적 충격에서도 상부 칩 오버행부의 휨 현상이나 크랙 현상이 억제되어 멀티칩 패키지의 제품 신뢰성이 향상된다. 또한 상하부 칩 사이에 상부 칩을 지지하는 지지판이 도전물질로서 외부접지와 연결되는 경우에 그 지지판이 하부 칩에서 상방향으로 발산되는 전자기파나 외부에서 하방향으로 유입되는 전자기파를 효과적으로 차폐시킬 수 있어 EMI 문제가 저감된다.
멀티칩, SIP, 지지, 보강, 오버행, EMI, 전자기파, 차폐Abstract translation: 本发明涉及一种多芯片封装中，第一和第二基板的焊盘和所述第一和第二基板的焊盘和具有电耦合到所述焊盘上的球的基板，分别被层叠在基板上与第一衬底垫 下芯片具有通过倒装芯片接合方法连接的下芯片焊盘和堆叠在下芯片上并通过引线接合方法连接到第二衬底焊盘的上芯片焊盘， 形成在球垫上用于连接到外部的焊球以及置于上下芯片之间以支撑悬突的支撑板， （支撑板）。
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