公开(公告)号：KR1020170026814A

公开(公告)日：2017-03-09

申请号：KR1020150121910

申请日：2015-08-28

Applicant: 삼성전자주식회사

Inventor： 한혁 ,  박제헌 ,  윤기현 ,  이창원 ,  임현석 ,  하주연

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/76847 ,  H01L21/76856 ,  H01L21/76862 ,  H01L21/76876 ,  H01L21/76877 ,  H01L23/53266 ,  H01L23/535 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11573 ,  H01L27/11575

Abstract: 반도체장치및 그제조방법이제공된다. 반도체장치는하부도전체를포함하는하부구조체; 상기하부구조체상에서, 상기하부도전체를노출시키는오프닝을갖는상부구조체; 및상기오프닝을채우며상기하부도전체와연결되는연결구조체를포함한다. 여기서, 상기연결구조체는, 상기오프닝의내벽을덮으며상기오프닝내에리세스영역을정의하는제 1 텅스텐막; 및상기제 1 텅스텐막상에서상기리세스영역을채우는제 2 텅스텐막을포함하되, 상기제 2 텅스텐막에서그레인사이즈는상기연결구조체의하부부분보다상기연결구조체의상부부분에서클 수있다.

Abstract translation: 半导体器件包括下结构，其包括下导体，具有露出下结构上的下导体的开口的上结构，以及填充该开口并连接到下导体的连接结构。 连接结构包括覆盖开口的内表面并且限定开口中的凹陷区域的第一钨层和填充第一钨层上的凹陷区域的第二钨层。 连接结构的上部的第二钨层的粒径大于连接结构的下部的第二钨层的粒径。

公开(公告)号：KR1020150057148A

公开(公告)日：2015-05-28

申请号：KR1020130140116

申请日：2013-11-18

Applicant: 삼성전자주식회사

Inventor： 한혁 ,  김유민 ,  윤기현 ,  이명범 ,  이창원 ,  하주연

IPC: H01L21/28 ,  H01L21/8229

CPC classification number: H01L29/4175 ,  H01L21/76856 ,  H01L21/76879 ,  H01L23/5226 ,  H01L27/11556 ,  H01L27/11582 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 본발명의실시예에따른반도체장치는, 도전영역을포함하는기판, 도전영역을노출하는개구부를포함하는절연층, 및개구부내에매립되며, 개구부의내측벽상에배치된제1 영역및 제1 영역의내측에배치된제2 영역을포함하는도전층을포함하고, 제1 및제2 영역의경계에서제1 및제2 영역각각을이루는결정립들이서로접하도록배치된다.

Abstract translation: 根据本发明的一个实施例，一种半导体器件包括：包括导电区域的衬底; 包括露出所述导电区域的开口的绝缘层; 以及导电层，其嵌入在所述开口部中，并且具有布置在所述开口的内壁上的第一区域和布置在所述第一区域的内侧的第二区域，其中形成每个第一区域和所述第二区域的晶粒形成 在第一和第二区域的边界彼此面对。

公开(公告)号：KR1020170027924A

公开(公告)日：2017-03-13

申请号：KR1020150124266

申请日：2015-09-02

Applicant: 삼성전자주식회사

Inventor： 박조영 ,  한혁 ,  이석원 ,  이정길 ,  박진우 ,  윤기현 ,  임현석 ,  하주연

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/76816 ,  H01L21/76865 ,  H01L21/76876 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53257 ,  H01L27/1157

Abstract: 본발명의소자는기판상에적층된복수개의게이트전극들및 상기게이트전극들사이에개재된절연패턴들을포함하는적층구조체들, 상기적층구조체들각각을관통하여상기기판과연결되는수직채널부, 및상기적층구조체들사이에배치되는분리패턴을포함하되, 상기게이트전극들각각은, 상기절연패턴들사이에배치되고, 상기수직채널부쪽으로함몰되는리세스영역을포함하는제 1 금속패턴, 및상기제 1 금속패턴의상기리세스영역내에배치되고, 상기제 1 금속패턴과동일한금속물질을포함하는제 2 금속패턴을포함하고, 상기제 1 금속패턴에서의평균결정입자크기와상기제 2 금속패턴에서의평균결정입자크기는서로다를수 있다.

Abstract translation: 公开了一种半导体存储器件，其包括在衬底上的堆叠，通过每个堆叠连接到衬底的垂直沟道部分以及布置在堆叠之间的分离图案。 每个堆叠可以包括堆叠在基板上的多个栅电极和插在栅电极之间的绝缘图案。 每个栅电极可以包括第一金属图案，其设置在绝缘图案之间以限定朝向垂直沟道部分凹陷的凹陷区域和设置在凹陷区域中的第二金属图案。 第一和第二金属图案可以包含相同的金属材料，并且可以具有彼此不同的平均晶粒尺寸。