公开(公告)号：KR1020170027924A

公开(公告)日：2017-03-13

申请号：KR1020150124266

申请日：2015-09-02

Applicant: 삼성전자주식회사

Inventor： 박조영 ,  한혁 ,  이석원 ,  이정길 ,  박진우 ,  윤기현 ,  임현석 ,  하주연

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/76816 ,  H01L21/76865 ,  H01L21/76876 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53257 ,  H01L27/1157

Abstract: 본발명의소자는기판상에적층된복수개의게이트전극들및 상기게이트전극들사이에개재된절연패턴들을포함하는적층구조체들, 상기적층구조체들각각을관통하여상기기판과연결되는수직채널부, 및상기적층구조체들사이에배치되는분리패턴을포함하되, 상기게이트전극들각각은, 상기절연패턴들사이에배치되고, 상기수직채널부쪽으로함몰되는리세스영역을포함하는제 1 금속패턴, 및상기제 1 금속패턴의상기리세스영역내에배치되고, 상기제 1 금속패턴과동일한금속물질을포함하는제 2 금속패턴을포함하고, 상기제 1 금속패턴에서의평균결정입자크기와상기제 2 금속패턴에서의평균결정입자크기는서로다를수 있다.

Abstract translation: 公开了一种半导体存储器件，其包括在衬底上的堆叠，通过每个堆叠连接到衬底的垂直沟道部分以及布置在堆叠之间的分离图案。 每个堆叠可以包括堆叠在基板上的多个栅电极和插在栅电极之间的绝缘图案。 每个栅电极可以包括第一金属图案，其设置在绝缘图案之间以限定朝向垂直沟道部分凹陷的凹陷区域和设置在凹陷区域中的第二金属图案。 第一和第二金属图案可以包含相同的金属材料，并且可以具有彼此不同的平均晶粒尺寸。

公开(公告)号：KR1020130116099A

公开(公告)日：2013-10-23

申请号：KR1020120038267

申请日：2012-04-13

Applicant: 삼성전자주식회사

Inventor： 이정길 ,  임태수 ,  임현석 ,  윤기현 ,  한혁 ,  이명범

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/788 ,  H01L21/28273 ,  H01L27/11529 ,  H01L29/42332 ,  H01L29/4925 ,  H01L29/4958 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7881

Abstract: PURPOSE: A semiconductor device and a method for fabricating the same are provided to obtain low resistivity by positioning a metal pattern on a boundary layer. CONSTITUTION: A first polysilicon pattern is arranged on a substrate. A metal pattern (9) is arranged on the first polysilicon pattern. A boundary layer (7) is formed between the first polysilicon pattern and the metal pattern. The boundary layer includes at least one among a metal silicon nitride oxide layer, a metal silicon oxide layer, and a metal silicon nitride layer. A metal in the boundary layer is same as a metal of the metal pattern.

Abstract translation: 目的：提供一种半导体器件及其制造方法，通过将金属图案定位在边界层上来获得低电阻率。 构成：在衬底上布置第一多晶硅图案。 金属图案（9）布置在第一多晶硅图案上。 在第一多晶硅图案和金属图案之间形成边界层（7）。 边界层包括金属氮氧化硅层，金属氧化硅层和金属氮化硅层中的至少一种。 边界层中的金属与金属图案的金属相同。

公开(公告)号：KR100822800B1

公开(公告)日：2008-04-17

申请号：KR1020060046662

申请日：2006-05-24

Applicant: 삼성전자주식회사

Inventor： 김락환 ,  유경창 ,  박인선 ,  송윤종 ,  이현덕 ,  임현석

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/1273 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1666

Abstract: 상변화 물질막에 접촉하는 전극의 상부면이 닫힌 루프 형태를 나타내는 상변화 기억소자 형성 방법이 제공된다. 기판상에 서로에 대해서 식각 선택성을 나타내며 개구부를 갖는 제1절연막 및 희생막이 형성되고, 개구부의 측면에 예비 제1도전체가 형성된다. 개구부를 채우며 상기 제희생막에 대해서 식각 선택성을 나타내는 예비 제2절연막이 형성된다. 희생막이 그리고 상기 제1절연막의 상부면 위쪽으로 형성된 예비 제1도전체 및 예비 제2절연막이 제거되어, 예비 제1도전체로부터 제1도전체가 형성되고 예비 제2절연막으로부터 제2절연막이 형성된다. 제1도전체, 제1절연막 그리고 제2절연막 상에 상변화물질막과 제2도전체가 형성된다.
상변화 기억소자, 상변화 물질

公开(公告)号：KR100801060B1

公开(公告)日：2008-02-04

申请号：KR1020060073208

申请日：2006-08-03

Applicant: 삼성전자주식회사

Inventor： 김대중 ,  유지용 ,  임현석

IPC: H01L21/027

CPC classification number: G03F7/70633 ,  H01L23/544

Abstract: An overlay mark is provided to more precisely measure overlay precision by using a clear overlay mark having a necessary width. A material layer pattern(112) has an opening exposing a semiconductor wafer(100). A sub pattern(114) is formed in the opening, separated from the lateral surfaces of the material layer pattern defining the opening and having a thickness ratio of 0.05-0.30 with respect to the material layer pattern. The material layer pattern can be made of the same material as the sub pattern.

Abstract translation: 通过使用具有必要宽度的清晰叠加标记，提供覆盖标记以更准确地测量覆盖精度。 材料层图案（112）具有暴露半导体晶片（100）的开口。 子图案（114）形成在开口中，与限定开口的材料层图案的侧表面分离，并且相对于材料层图案的厚度比为0.05-0.30。 材料层图案可以由与子图案相同的材料制成。

公开(公告)号：KR1020070113003A

公开(公告)日：2007-11-28

申请号：KR1020060046662

申请日：2006-05-24

Applicant: 삼성전자주식회사

Inventor： 김락환 ,  유경창 ,  박인선 ,  송윤종 ,  이현덕 ,  임현석

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L45/06 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/1273 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1666 ,  G11C13/0004

Abstract: A phase change memory device and a forming method thereof are provided to minimize a contact area between the phase change material layer and a first conductive element by forming a top surface contacted to the phase material layer of an electrode to have a closed loop shape. A first insulating layer(120) and a sacrifice layer which include openings and have etch-selectivities about each other are formed on a substrate. A preliminary conductive element is formed at a side of the opening. A second preliminary insulating layer filling the openings is formed, and has the etch-selectivity about the sacrifice layer. A second insulating layer(155) is formed from the preliminary second insulating layer, and a first conductive layer is formed from the preliminary first conductive layer by removing the sacrifice layer, the preliminary first conductive element and the second preliminary insulating layer. A phase material layer(160) and a second conductive element are formed on the first conductive element, the first insulating layer and the second insulating layer.

Abstract translation: 提供相变存储器件及其形成方法，通过形成与电极的相材料层接触的顶表面以使闭环形状最小化，使相变材料层和第一导电元件之间的接触面积最小化。 在基板上形成第一绝缘层（120）和牺牲层，其包括彼此相邻的开口并具有蚀刻选择性。 初步导电元件形成在开口的一侧。 形成填充开口的第二初步绝缘层，并且具有围绕牺牲层的蚀刻选择性。 从预备的第二绝缘层形成第二绝缘层（155），并且通过去除牺牲层，预备的第一导电元件和第二初级绝缘层，从预备的第一导电层形成第一导电层。 在第一导电元件，第一绝缘层和第二绝缘层上形成相材料层（160）和第二导电元件。

公开(公告)号：KR100718837B1

公开(公告)日：2007-05-16

申请号：KR1020040116453

申请日：2004-12-30

Applicant: 삼성전자주식회사

Inventor： 김영진 ,  이현덕 ,  남석우 ,  이용재 ,  임현석 ,  황완구 ,  이진일 ,  오정환

IPC: H01L21/8242

CPC classification number: H01L28/84 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/91

Abstract: HSG 실리콘층을 구비하는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판의 콘택 영역에 전기적으로 연결되며 폴리 실리콘을 포함하는 스토리지 전극을 형성한 후, 스토리지 전극 상으로 실리콘을 함유하는 제1 가스 및 제2 가스를 약 1：0.1∼1：5.0 정도의 유량비로 포함하는 혼합 가스를 제공하여 스토리지 전극 상에 HSG 실리콘층을 형성한다. HSG 실리콘층 상에는 유전층 및 플레이트 전극이 형성된다. HSG 실리콘층의 HSG 그레인 사이즈를 용이하게 조절하여 특히 스토리지 전극의 저부에서 HSG 그레인의 이상 성장을 억제할 수 있다. 따라서, 스토리지 전극 상에 균일한 HSG 실리콘층을 형성하여 스토리지 전극의 구조적 열화를 방지할 수 있으며, 캐패시터의 전기적 결함을 크게 감소시킬 수 있다.

公开(公告)号：KR1020060123806A

公开(公告)日：2006-12-05

申请号：KR1020050045381

申请日：2005-05-30

Applicant: 삼성전자주식회사

Inventor： 임현석 ,  박인선 ,  조영주 ,  박지순 ,  강동조 ,  김정욱 ,  마영태 ,  김재중 ,  이현석 ,  김영천 ,  김락환

IPC: H01L21/283

CPC classification number: H01L21/76846 ,  H01L21/28518 ,  H01L21/76853 ,  H01L21/76877

Abstract: A method for manufacturing a stacked semiconductor device is provided to reduce erosion of a single crystalline silicon layer pattern by forming differently a lower metal silicide layer and a lateral metal silicide layer in the thickness. A plurality of interlayer dielectrics are formed on a single crystalline silicon substrate(100). A single crystalline silicon layer pattern(108a) is formed between the interlayer dielectrics. A contact hole for exposing a sidewall of the single crystalline silicon layer pattern and a part of the single crystalline silicon substrate is formed by etching sequentially the interlayer dielectrics. A first metal silicide layer(142) having a first thickness is formed on the exposed single crystalline silicon substrate. A second metal silicide layer(144) thinner than the first metal silicide layer is formed on a sidewall of the single crystalline silicon layer.

Abstract translation: 提供一种用于制造堆叠半导体器件的方法，以通过不同地形成厚度的下金属硅化物层和侧金属硅化物层来减少单晶硅层图案的侵蚀。 在单晶硅衬底（100）上形成多个层间电介质。 在层间电介质之间形成单晶硅层图案（108a）。 通过依次蚀刻层间电介质来形成用于暴露单晶硅层图案的侧壁和单晶硅衬底的一部分的接触孔。 在暴露的单晶硅衬底上形成具有第一厚度的第一金属硅化物层（142）。 在单晶硅层的侧壁上形成比第一金属硅化物层薄的第二金属硅化物层（144）。

公开(公告)号：KR1020060058359A

公开(公告)日：2006-05-30

申请号：KR1020040097363

申请日：2004-11-25

Applicant: 삼성전자주식회사

Inventor： 조영주 ,  임현석 ,  김락환 ,  김정욱 ,  이현석

IPC: H01L27/04

CPC classification number: H01L28/90 ,  H01L27/0207 ,  H01L27/10852 ,  H01L28/75

Abstract: 고유전율을 갖는 커패시터 및 그 제조에서, 커패시터는 실린더형의 하부 전극과, 상기 하부 전극의 표면을 따라 금속 산화물로 이루어진 유전막이 구비된다. 또한, 상기 유전막의표면을 따라 제1 스트레스를 갖는 제1 금속 질화물로 이루어지는 제1 상부 전극과, 상기 제1 상부 전극의 상부 표면과 상기 실린더 입구 부위에 연속적으로 구비되고, 상기 제1 스트레스와 반대 타입의 제2 스트레스를 갖는 제2 금속 질화물로 이루어지는 제2 상부 전극으로 이루어지는 상부 전극이 구비된다. 상기 커패시터는 고유전율을 가지면서 상부 전극의 크랙 발생이 최소화되어 커패시턴스가 증가되고 누설 전류 특성이 우수하다.

公开(公告)号：KR1020060056520A

公开(公告)日：2006-05-25

申请号：KR1020040095637

申请日：2004-11-22

Applicant: 삼성전자주식회사

Inventor： 임현석 ,  김락환 ,  조영주 ,  이현석 ,  김재중

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10855 ,  H01L28/75

Abstract: 하부의 콘택 패드의 손상이 감소되는 커패시터 제조 방법으로, 우선 기판 상에 콘택 패드를 포함하는 층간 절연막을 형성한다. 상기 콘택 패드 상에 케미컬 침투를 억제시키기 위한 보상 전극막 패턴을 형성한다. 상기 보상 전극막 패턴 상에 실린더형의 하부 전극을 형성한다. 다음에, 상기 하부 전극 상에 유전막 및 상부 전극을 형성함으로서 커패시터를 완성한다. 상기와 같이, 보상 전극막 패턴을 형성함으로서 케미컬 침투에 의한 하부의 콘택 패드의 손상을 최소화할 수 있다.

公开(公告)号：KR1020060006133A

公开(公告)日：2006-01-19

申请号：KR1020040055004

申请日：2004-07-15

Applicant: 삼성전자주식회사

Inventor： 김락환 ,  임현석 ,  조영주 ,  박인선 ,  이현덕 ,  이현석

IPC: H01L21/205 ,  H01L21/8242

CPC classification number: C23C16/45529 ,  C23C16/34 ,  H01L27/10817 ,  H01L27/10852 ,  H01L28/75 ,  H01L28/91

Abstract: 본 발명은 생산 수율을 증대 또는 극대화 할 수 있는 질화 티타늄막 형성방법 및 그를 이용한 커패시터의 제조방법에 관한 것으로, 그의 제조방법은, 소정의 유량비를 갖는 염화 티타늄(TiCl4) 가스 및 암모니아(NH3) 가스를 반응 가스로 사용하는 화학기상증착방법 또는 원자층증착방법으로 제 1 온도에서 반도체 기판 상에 형성된 유전막 상에 제 1 질화 티타늄막을 형성하는 단계; 및 상기 제 1 온도보다 높은 제 2 온도에서 상기 염화 티타늄(TiCl4) 및 암모니아(NH3) 가스를 이용하여 화학기상증착방법으로 상기 제 1 질화 티타늄막 상에 제 2 질화 티타늄막을 형성하는 단계를 포함함에 의해 저온에서 형성되는 제 1 질화 티타늄막과 상기 유전막의 표면손상을 방지하여 커패시터의 성능을 향상시킬 수 있다.
질화 티타늄(TiN), 유전막, 산화 하프늄막(HfO2), 암모니아(NH3), 염화 티타늄(TiCl4)