公开(公告)号：KR100655070B1

公开(公告)日：2006-12-08

申请号：KR1020000067070

申请日：2000-11-13

Applicant: 삼성전자주식회사

Inventor： 심광보 ,  황재희 ,  김동규

IPC: H01L27/108

Abstract: "BC-플러그"와 "스토리지 폴리 전극" 간의 저항 증가를 막고 공정을 단순화할 수 있는 반도체 소자의 커패시터 제조방법이 개시된다.
이를 위하여 본 발명에서는, 스토리지 폴리 홀을 형성하기 위한 식각 공정시, 에치스토퍼막에서 홀 식각이 중지(stop)되고, 이후 상기 에치스토퍼막을 마스크로 이용한 식각 공정에 의해 셀프-얼라인(self-align) BC가 형성되도록 하여, 상기 BC와 스토리지 폴리 홀 내에 폴리실리콘막을 인시츄 방식으로 증착하는 것이 가능하도록 구성된 커패시터 제조방법이 제공된다.
그 결과, "BC-플러그"와 "스토리지 폴리 전극"을 한번의 막질 증착 공정에 의해 동시에 형성할 수 있게 되므로, 기존의 BC-플러그 형성시 요구되던 막질 증착 공정 및 식각 공정을 스킵할 수 있게 되어 공정을 단순화할 수 있게 되고, BC-플러그와 스토리지 폴리 전극 간의 저항 또한 줄일 수 있게 된다.

公开(公告)号：KR1020050034190A

公开(公告)日：2005-04-14

申请号：KR1020030070033

申请日：2003-10-08

Applicant: 삼성전자주식회사

Inventor： 장일용 ,  황재희 ,  이정윤 ,  문성용

IPC: H01L21/3065

Abstract: 본 발명은 식각 균일도를 개선할 수 있는 플라즈마 식각 장치를 개시한다. 개시된 본 발명의 플라즈마 식각 장치는, 애노드 전극과, 상기 애노드 전극과 함께 플라즈마를 발생시키며, 식각 대상물이 안착되는 캐소드 전극과, 상기 캐소드 전극에 전압을 공급하는 RF 전원, 및 상기 캐소드 전극과 RF 전원 사이에 식각 대상물의 식각 속도를 균일하게 하기 위하여 병렬로 연결되는 캐패시턴스가 상이한 다수의 블록킹 캐패시터를 포함한다.

公开(公告)号：KR1020040102837A

公开(公告)日：2004-12-08

申请号：KR1020030034443

申请日：2003-05-29

Applicant: 삼성전자주식회사

Inventor： 양윤식 ,  황재희 ,  김귀상 ,  김진만

IPC: H01L21/00

Abstract: PURPOSE: A flow rate controller for controlling accurately an amount of gas injected into a chamber is provided to reduce a difference between the total amount of inflow gas and the total amount of injected gas by using a sensing valve. CONSTITUTION: A sensing tube(100) is used for injecting arbitrary gas for semiconductor fabrication process into a chamber. A control valve(120) is used for controlling the amount of gas injected into the chamber. A sensing circuit(130) is connected to the sensing tube in order to output a sensing voltage to sense a flow rate of gas. A comparison circuit(140) is used for outputting a comparison signal for comparing a flow rate setup voltage with the sensing voltage in order to determine the flow rate of gas injected into the chamber. A valve control circuit(150) is used for outputting a valve control signal to control the control valve.

Abstract translation: 目的：提供一种用于精确控制注入到腔室中的气体量的流量控制器，以通过使用感测阀来减少流入气体总量与喷射气体总量之间的差异。 构成：传感管（100）用于将用于半导体制造工艺的任意气体注入腔室。 控制阀（120）用于控制注入到腔室中的气体量。 感测电路（130）连接到感测管，以便输出感测电压以感测气体的流量。 比较电路（140）用于输出用于比较流量设定电压与感测电压的比较信号，以便确定注入到腔室中的气体的流量。 阀控制电路（150）用于输出阀控制信号以控制控制阀。

公开(公告)号：KR1020020037091A

公开(公告)日：2002-05-18

申请号：KR1020000067070

申请日：2000-11-13

Applicant: 삼성전자주식회사

Inventor： 심광보 ,  황재희 ,  김동규

IPC: H01L27/108

Abstract: PURPOSE: A method for fabricating a capacitor of a semiconductor device is provided to prevent an increase of a resistance between a BC-plug and a storage poly electrode by using an OCS(One Cylinder Storage node) process on a cell pad. CONSTITUTION: The first interlayer dielectric(102) and the second interlayer dielectric(104), and an etch stopper layer(106) are deposited on a substrate. A photoresist pattern is formed thereon. A groove portion is formed by etching selectively the etch stopper layer(106) and the second interlayer dielectric(104). The photoresist pattern is removed. The third interlayer dielectric(110) is deposited thereon. An anti-reflective coating layer is deposited on the third interlayer dielectric(110). A photoresist layer is formed on the anti-reflective coating layer. A storage poly hole is formed by etching the anti-reflective coating layer and the third interlayer dielectric(110). A self-aligned BC is formed by etching the third interlayer dielectric(110) and the first interlayer dielectric(102). The etch stopper layer(106) is removed. A spacer(116) is formed on both sidewalls of the storage poly hole and the self-aligned BC. A polysilicon layer is deposited thereon. The fourth interlayer dielectric is deposited on the polysilicon layer. A BC-plug(118a) and a storage poly electrode(118b) are formed by etching back the fourth interlayer dielectric and the polysilicon layer.

Abstract translation: 目的：提供一种用于制造半导体器件的电容器的方法，以通过在电池垫上使用OCS（一个圆筒存储节点）处理来防止BC插头和存储多极电极之间的电阻增加。 构成：将第一层间电介质（102）和第二层间电介质（104）以及蚀刻停止层（106）沉积在基板上。 在其上形成光致抗蚀剂图案。 通过选择性地蚀刻蚀刻停止层（106）和第二层间电介质（104）来形成沟槽部分。 去除光致抗蚀剂图案。 第三层间电介质（110）沉积在其上。 在第三层间电介质（110）上沉积抗反射涂层。 在抗反射涂层上形成光致抗蚀剂层。 通过蚀刻抗反射涂层和第三层间电介质（110）形成存储多孔。 通过蚀刻第三层间电介质（110）和第一层间电介质（102）形成自对准BC。 去除蚀刻停止层（106）。 隔离物（116）形成在储存多孔孔和自对准BC的两侧壁上。 在其上沉积多晶硅层。 第四层间电介质沉积在多晶硅层上。 通过蚀刻第四层间电介质和多晶硅层形成BC-插头（118a）和存储多晶电极（118b）。

公开(公告)号：KR1020010008839A

公开(公告)日：2001-02-05

申请号：KR1019990026868

申请日：1999-07-05

Applicant: 삼성전자주식회사

Inventor： 김성환 ,  황재희 ,  정용진

IPC: H01L21/8242

Abstract: PURPOSE: A method is provided to form a self-aligned contact of a semiconductor device by using an etching selectivity of an oxide layer and a polysilicon layer without an additional investment for a new equipment. CONSTITUTION: An active region and a field region(102) are formed on a semiconductor substrate(100). Gates(109) are formed on the semiconductor substrate. The first nitride layer is formed on the resultant structure having the gates. An etch stop layer composed of a polysilicon layer(118) is formed on the first nitride layer(116). An interlayer dielectric(120) composed of an oxide layer(110) is formed on the etch stop layer. A photoresist pattern is formed on the interlayer dielectric to define a region for a contact. The interlayer dielectric is etched using the photoresist pattern, and the exposed etch stop layer is etched. The photoresist pattern is eliminated. The exposed first nitride layer is etched to form a self-aligned contact hole(126) exposing an active region between the gates.

Abstract translation: 目的：提供一种通过使用氧化物层和多晶硅层的蚀刻选择性来形成半导体器件的自对准接触的方法，而无需对新设备的额外投资。 构成：在半导体衬底（100）上形成有源区和场区（102）。 栅极（109）形成在半导体衬底上。 在具有栅极的所得结构上形成第一氮化物层。 在第一氮化物层（116）上形成由多晶硅层（118）构成的蚀刻停止层。 在蚀刻停止层上形成由氧化物层（110）构成的层间电介质（120）。 在层间电介质上形成光致抗蚀剂图案以限定接触区域。 使用光致抗蚀剂图案蚀刻层间电介质，并且蚀刻暴露的蚀刻停止层。 消除光致抗蚀剂图案。 蚀刻暴露的第一氮化物层以形成暴露栅极之间的有源区的自对准接触孔（126）。

公开(公告)号：KR1020000002832A

公开(公告)日：2000-01-15

申请号：KR1019980023769

申请日：1998-06-23

Applicant: 삼성전자주식회사

Inventor： 정광진 ,  김태룡 ,  김충환 ,  황재희

IPC: H01L27/04

CPC classification number: H01L28/84 ,  H01L21/32137 ,  H01L21/76885 ,  H01L27/10814 ,  H01L28/92 ,  Y10S438/964

Abstract: PURPOSE: A production method of a semiconductor element is provided to increase the align margin and the electro-static capacity of a capacitor. CONSTITUTION: The production method of the semiconductor element comprises steps of; forming a contact hole on the semiconductor substrate; filling up the contact hole(24) to form a polysilicon film; forming a polysilicon film pattern on the contact hole and forming a photoresist pattern on the polysilicon film(26).

Abstract translation: 目的：提供半导体元件的制造方法以增加电容器的对准边缘和静电容量。 构成：半导体元件的制造方法包括以下步骤： 在所述半导体衬底上形成接触孔; 填充接触孔（24）以形成多晶硅膜; 在所述接触孔上形成多晶硅膜图案，并在所述多晶硅膜（26）上形成光致抗蚀剂图案。

公开(公告)号：KR100546365B1

公开(公告)日：2006-01-26

申请号：KR1020030056846

申请日：2003-08-18

Applicant: 삼성전자주식회사

Inventor： 이정윤 ,  임가순 ,  황재희 ,  장일용

IPC: H01L21/027

CPC classification number: G03F1/26 ,  G03F1/54 ,  G03F1/80

Abstract: 포토마스크의 차광층 식각시 식각선택비가 우수한 하드마스크를 사용하는 블랭크 포토마스크 및 이를 이용한 포토마스크의 제조방법이 개시된다. 본 발명의 블랭크 포토마스크는, 투광기판 상에 크롬 차광층이 형성되고, 그 위에 클로라인 가스 및 산소 가스를 포함하는 식각가스에 대하여 상기 크롬 차광층과의 식각선택비가 적어도 3:1 이상이 되는 전도성 물질로 이루어진 하드마스크층이 형성되고, 그 위에 레지스트층이 형성된다. 투광기판과 크롬 차광층 사이에 위상반전층이 더 형성될 수 있다. 하드마스크층은 바람직하게는 Mo 또는 MoSi을 사용한다.

公开(公告)号：KR1020010038740A

公开(公告)日：2001-05-15

申请号：KR1019990046850

申请日：1999-10-27

Applicant: 삼성전자주식회사

Inventor： 김성환 ,  백영민 ,  황재희

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a contact hole of a semiconductor device is provided to form a fine contact hole without increasing a critical dimension on the contact hole and depending on the resolution of a photoresist layer. CONSTITUTION: An interlayer dielectric(12) is formed on a semiconductor substrate(10). A polysilicon layer(14) is formed on the interlayer dielectric. The polysilicon layer is patterned with a mask pattern for etched the interlayer dielectric under the polysilicon layer and by using a photoresist layer pattern(16). The interlayer dielectric is etched by using the patterned polysilicon layer.

Abstract translation: 目的：提供一种用于制造半导体器件的接触孔的方法，以在不增加接触孔处的临界尺寸并且取决于光致抗蚀剂层的分辨率的情况下形成精细接触孔。 构成：在半导体衬底（10）上形成层间电介质（12）。 在层间电介质上形成多晶硅层（14）。 多晶硅层被图案化，用于蚀刻多晶硅层下方的层间电介质的掩模图案，并且通过使用光致抗蚀剂层图案（16）。 通过使用图案化的多晶硅层蚀刻层间电介质。

公开(公告)号：KR1020000021347A

公开(公告)日：2000-04-25

申请号：KR1019980040369

申请日：1998-09-28

Applicant: 삼성전자주식회사

Inventor： 추강수 ,  윤태양 ,  황재희

IPC: H01L21/76

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to prevent a loading effect due to a pattern density when forming a gate electrode, and to secure an etch margin. CONSTITUTION: A method for fabricating a semiconductor device includes a first step through fourth step. The first step is to form an insulating layer pattern(102a) on a semiconductor substrate(100). The second step is to form an insulating layer(104) on the semiconductor substrate including the insulating layer pattern. The third step is to form a conductive layer(106) on the insulating layer. The fourth step is to form a conductive layer pattern(106a-106g) by etching the conductive layer. The iinsulating layer pattern is formed on a relatively wide area(b) between an adjacent conductive layer pattern. Thus, the relatively wide area between the adjacent conductive layer pattern is not exposed on the semiconductor substrate when etching the conductive layer of a relatively narrow area(a) between the adjacent conductive layer patterns.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以防止在形成栅电极时由于图案密度引起的负载效应，并确保蚀刻余量。 构成：制造半导体器件的方法包括第一步至第四步骤。 第一步是在半导体衬底（100）上形成绝缘层图案（102a）。 第二步是在包括绝缘层图案的半导体衬底上形成绝缘层（104）。 第三步是在绝缘层上形成导电层（106）。 第四步骤是通过蚀刻导电层形成导电层图案（106a-106g）。 绝缘层图案形成在相邻导电层图案之间的相对较宽的区域（b）上。 因此，当蚀刻相邻导电层图案之间相对较窄区域（a）的导电层时，相邻导电层图案之间的相对较宽的区域不会暴露在半导体衬底上。

公开(公告)号：KR100546393B1

公开(公告)日：2006-01-26

申请号：KR1020030078897

申请日：2003-11-08

Applicant: 삼성전자주식회사

Inventor： 황재희 ,  이정윤 ,  김태룡 ,  박용현

IPC: H01L21/28

CPC classification number: H01L27/10888 ,  H01L21/31144 ,  H01L21/76897 ,  H01L27/10855

Abstract: 게이트 전극 스택의 식각 마스크 역할을 하는 하드 마스크의 높이를 낮출 수 있는 SAC 패드 형성공정을 포함하는 반도체 소자의 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 의하면, 반도체 기판 상에 게이트 전극 스택 및 스페이서를 포함하는 게이트 전극 구조물과 소스/드레인 영역을 형성한 다음, 반도체 기판 상에 게이트 전극 구조물의 상면 보다 높은 높이를 가지는 제1 층간절연막을 형성하고, 그 위에 게이트 전극 구조물이 연장된 방향으로 신장되어 있고 게이트 전극 구조물과 오버레이되어 있는 식각 유도 및 포커싱 마스크를 형성한다. 그리고, 제1 층간절연막 상에 제2 층간절연막을 형성하고, 그 위에 SAC홀 식각을 위한 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각 마스크로 사용하여 식각 공정을 실시하여 SAC홀을 형성하고, 여기에 도전 물질을 매립하여 SAC 패드를 형성한다.
반도체, 메모리, 자기정렬 콘택, 하드 마스크, 콘택 패드