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公开(公告)号：KR100888262B1
公开(公告)日：2009-03-11
申请号：KR1020070049166
申请日：2007-05-21
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H03M1/12
Abstract: 신호 변환기가 개시된다. 상기 신호 변환기는 항상 활성화 상태를 유지하는 제1증폭기, 제1페이즈에서만 활성화 상태를 유지하는 제3증폭기, 및 제2페이즈에서만 활성화 상태를 유지하는 제2증폭기를 포함한다. 상기 제1페이즈에서 복수의 제1커패시터들 각각이 입력신호를 샘플링하는 동안 직렬로 접속된 상기 제1증폭기와 상기 제3증폭기는 제1전압 세트에 의하여 발생한 전압을 증폭한다. 상기 제2페이즈에서 복수의 제2커패시터들 각각이 상기 제2증폭기의 출력전압을 샘플링하는 동안 직렬로 접속된 상기 제1증폭기와 상기 제2증폭기는 제2전압 세트에 의하여 발생한 전압을 증폭한다.
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公开(公告)号：KR1020080102561A
公开(公告)日：2008-11-26
申请号：KR1020070049166
申请日：2007-05-21
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H03M1/12
CPC classification number: H03M1/361 , H03M1/002 , H03M2201/1172 , H03M2201/2216 , H03M2201/93
Abstract: A signal converter and a method for converting a signal reduce power consumption and a layout area by applying a sharing technique and a switching technique together. A signal converter(100) includes a first amplifier always maintaining the active state, and a third amplifier maintaining the active state in a first phase and a second amplifier maintaining the active state in a second phase. While a plurality of first capacitors(C1) sample the input signal in the first phase, the serially connected first amplifier and the third amplifier amplify the voltage generated by the first voltage set. While a plurality of second capacitors(C2) sample the output voltage of the second amplifier in the second phase, the serially connected first amplifier and the second amplifier amplify the voltage generated by the second voltage set.
Abstract translation: 信号转换器和用于转换信号的方法通过共享技术和切换技术共同地降低功耗和布局面积。 信号转换器（100）包括总是维持有效状态的第一放大器和保持第一相位中的有效状态的第三放大器和保持第二阶段的激活状态的第二放大器。 当多个第一电容器（C1）在第一相中对输入信号进行采样时，串联的第一放大器和第三放大器放大由第一电压组产生的电压。 当多个第二电容器（C2）在第二相中对第二放大器的输出电压进行采样时，串联的第一放大器和第二放大器放大由第二电压组产生的电压。
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公开(公告)号：KR100843554B1
公开(公告)日：2008-07-04
申请号：KR1020060083209
申请日：2006-08-31
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
CPC classification number: H03M1/0617 , H03M1/004 , H03M1/1215 , H03M1/168 , H03M1/44
Abstract: 멀티-채널 파이프라인드 신호 변환기가 개시된다. 상기 멀티-채널 파이프라인드 신호 변환기는 복수의 파이프라인드 신호 변환기들을 구비하며, 상기 복수의 파이프라인드 신호 변환기들 각각은 직렬로 접속된 N개의 파이프라인 스테이지 셀들을 구비한다. 상기 복수의 파이프라인드 신호 변환기들 중에서 어느 하나에 구현된 상기 N개의 파이프라인 스테이지 셀들 중에서 k (1
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公开(公告)号：KR1020080020154A
公开(公告)日：2008-03-05
申请号：KR1020060083209
申请日：2006-08-31
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
CPC classification number: H03M1/0617 , H03M1/004 , H03M1/1215 , H03M1/168 , H03M1/44
Abstract: A multi-channel pipelined signal converter is provided to improve a signal conversion performance by selecting an optimum signal path for an input signal. A multi-channel pipelined signal converter includes a plurality of pipelined signal converters. The pipelined signal converters have N pipelined stage cells which are connected in series. A k-th pipelined stage cell of N pipelined stage cells receives an analog signal outputted from a k-1th pipelined stage cell implemented in each of the pipelined signal converters. The k-th pipelined stage cell selects any one of the received analog signals in response to at least one first selection signal. The k-th pipelined stage cell generates a first analog signal in response to the selected analog signal.
Abstract translation: 提供多通道流水线信号转换器以通过为输入信号选择最佳信号路径来改善信号转换性能。 多通道流水线信号转换器包括多个流水线信号转换器。 流水线信号转换器具有串联连接的N个流水线级单元。 N个流水线级单元的第k个流水线级单元接收从在每个流水线信号转换器中实现的第k-1个流水线级单元输出的模拟信号。 响应于至少一个第一选择信号，第k个流水线级小区选择所接收的模拟信号中的任何一个。 第k个流水线级单元响应于所选择的模拟信号产生第一模拟信号。
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Patent Agency Ranking
公开(公告)号：KR100967845B1
公开(公告)日：2010-07-05
申请号：KR1020080018503
申请日：2008-02-28
Applicant: 재단법인서울대학교산학협력재단
Abstract: 멀티플라잉 디지털-아날로그 컨버터(MDAC, Multiplying DAC)는 디지털 신호를 입력받아 아날로그 신호를 출력하는 디지털-아날로그 컨버터(DAC), 및 상관 더블 샘플링(CDS, Correlated Double Sampling) 기법 또는 타임 쉬프트 상관 더블 샘플링(Time Shifted CDS) 기법의 타이밍별로 상기 출력된 아날로그 신호에 상응하는 신호의 증폭 이득을 변화시키는 이득 증폭기를 포함한다. 따라서 멀티플라잉 디지털-아날로그 컨버터는 적절한 타이밍에 따라 이득 증폭기의 이득을 변화시켜 멀티플라잉 디지털-아날로그 컨버터(Multiplying DAC)의 효율을 개선할 수 있다.
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公开(公告)号：KR1020080107829A
公开(公告)日：2008-12-11
申请号：KR1020070056120
申请日：2007-06-08
Applicant: 재단법인서울대학교산학협력재단 , 주식회사 시너칩
IPC: H03M1/66
CPC classification number: H03M1/662 , H03M2201/16 , H03M2201/311 , H03M2201/3157 , H03M2201/62
Abstract: A segmented digital to analog converter is provided to perform the miniaturization by reducing the number of the switches used in a coarse digital to analog converter. A segmented DAC(Digital to Analog Converter)(100) includes a first digital to analog converter, and a second digital-to-analog converter. The first digital to analog converter includes a first output terminal and a second output terminal. The first output terminal outputs a first coarse voltage. The second output terminal outputs a second coarse voltage. The second digital to analog converter outputs a minute voltage obtained by interpolating the first coarse voltage and the second coarse voltage. The first digital to analog converter includes a register string(110), and a first switch unit(120). The register string includes a plurality of resisters which are serially connected. The register string outputs a plurality of reference voltages. The first switch unit outputs two consecutive reference voltages selected among the plurality of the reference voltages as the first and second coarse voltages. The first coarse voltage is selected among odd-number reference voltages among the plurality of reference voltages. The second coarse voltage is selected among even-number reference voltages among the plurality of reference voltages.
Abstract translation: 提供分段数模转换器以通过减少粗略数模转换器中使用的开关数量来执行小型化。 分段DAC（数模转换器）（100）包括第一数模转换器和第二数/模转换器。 第一数模转换器包括第一输出端和第二输出端。 第一输出端输出第一粗电压。 第二输出端输出第二粗电压。 第二数模转换器输出通过内插第一粗电压和第二粗电压而获得的微小电压。 第一数模转换器包括寄存器串（110）和第一开关单元（120）。 寄存器串包括串联连接的多个电阻。 寄存器串输出多个参考电压。 第一开关单元输出在多个参考电压中选择的两个连续的参考电压作为第一和第二粗略电压。 第一粗略电压在多个参考电压中的奇数参考电压中选择。 第二粗电压在多个参考电压中的偶数参考电压中选择。
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公开(公告)号：KR1020060106552A
公开(公告)日：2006-10-12
申请号：KR1020050055140
申请日：2005-06-24
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H03L7/093 , H03L7/07 , H03L7/0891 , H03L7/095 , H04L7/033
Abstract: 일반적으로 많이 사용되고 있는 CDR 은 이해가 쉽고 구현이 간단하다는 장점을 가지고 있다. 이것의 동작은 외부 클럭에 의해 원하는 주파수를 만들어낸 후 그것을 데이터와 비교하여 데이터의 중간에 클럭의 경계가 오도록 phase를 조절하여, 데이터를 복원하게 된다. 이러한 구조는 Coarse Loop에서 Fine Loop으로 전환을 할 때, Bandwidth의 문제로 인해 바뀌면 안 되는 주파수가 변하게 된다는 단점을 가지고 있다. 즉, Bandwidth가 넓으면, Phase 뿐만 아니라, 주파수도 변하게 되는 문제점을 가지게 된다. 이를 방지하기 위해서 Loop Filter를 따로 두거나, VCO를 두 개 두기도 하는데, 이 경우 Size가 커지고 Mismatch의 문제가 생긴다. 또한, Coarse Loop에서 Fine Loop의 전환을 위해서 Lock Detector를 두게 되는데, PLL의 Acquisition time으로 인하여 첫 번째 주기의 lock은 fail이 된다. 따라서 CDR의 lock time이 길어지게 되고, 이를 막기 위해 Lock Detector의 count 수를 줄이게 되면 주어진 주파수의 spec을 맞추지 못하게 된다.
이러한 CDR의 문제를 해결하기 위하여 제안하는 방법은 다음과 같다.
첫째, 기존 Lock Detector를 변형하여 lock 신호를 미리 예측할 수 있는 신호를 발생시키고 이를 이용하여 Lock Detector가 판별할 수 있는 클럭의 PPM spec은 유지한 채로 CDR의 lock time을 줄인다.
둘째, lock 신호를 미리 예측하는 신호를 이용하여, loop bandwidth를 점진적으로 조절하여 coarse loop 에서 fine loop으로 전환 시 주파수가 변하는 일이 없도록 하고 jitter 특성을 좋게 한다. 이러한 bandwidth를 조절하는 방법에는 전류 펌프의 전류량을 조절하는 것과, 저항 및 Capacitor를 조절하는 방법이 있으며 CDR에서 lock 신호를 예측하는 신호를 발생시키는 Lock Detector와 이 예측된 신호를 이용한 방법은 새로운 방법이며, PLL, CDR 모두에서 적용될 수 있는 방법이다.
특히, loop filter내의 capacitor의 capacitance를 동적으로 조절하여 loop bandwidth를 조절하고 결과적으로 stability를 좋아지게 하는 방법은 구현하기가 상대적으로 쉽다는 장점을 가지고 있다. 여기서는 이 세가지 요소 모두를 고려한 CDR의 구현이 목표이며, 이것은 독립적으로 적용될 수도 있고, 유기적으로 연관시켜 만들 수도 있다.
PLL, CDR, 전하펌프, Lock Detector-
公开(公告)号：KR1020090093145A
公开(公告)日：2009-09-02
申请号：KR1020080018503
申请日：2008-02-28
Applicant: 재단법인서울대학교산학협력재단
CPC classification number: H03M1/14 , H03M1/361 , H03M1/662 , H03M2201/2216 , H03M2201/6309 , H03M2201/76
Abstract: A multiplying digital to analog converter and pipelined analog to a digital converter having the same are provided to obtain a desired value in a first timing by making the pipeline analog digital convertor have high gain in second timing. In a multiplying digital to analog converter and pipelined analog to a digital converter having the same, a sample/hold part(110) receives an analog signal. The sample/hold part produces an analog input signal by performing the sampling and holding calculation. A stage unit(120) receives analog input signal, and the stage part outputs a digital stage output power signal consisting of 1.5 bit or 2 bit. The stage part is divided into a first stage including a multiplying digital to analog converter and a second stage(122b) not including the multiplying digital to analog converter.
Abstract translation: 提供一个乘法数模转换器和流水线模拟到具有该数字转换器的数字转换器，以通过使得流水线模拟数字转换器在第二定时具有高增益来在第一定时中获得期望值。 在乘法数模转换器和具有相同数字转换器的流水线模拟转换器中，采样/保持部分（110）接收模拟信号。 采样/保持部分通过执行采样和保持计算产生模拟输入信号。 舞台单元（120）接收模拟输入信号，舞台部分输出由1.5位或2位组成的数字级输出功率信号。 舞台部分被分为包括乘法数模转换器的第一级和不包括乘法数模转换器的第二级（122b）。
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公开(公告)号：KR100707230B1
公开(公告)日：2007-04-13
申请号：KR1020050055140
申请日：2005-06-24
Applicant: 재단법인서울대학교산학협력재단
Abstract: 일반적으로 많이 사용되고 있는 CDR 은 이해가 쉽고 구현이 간단하다는 장점을 가지고 있다. 이것의 동작은 외부 클럭에 의해 원하는 주파수를 만들어낸 후 그것을 데이터와 비교하여 데이터의 중간에 클럭의 경계가 오도록 phase를 조절하여, 데이터를 복원하게 된다. 이러한 구조는 Coarse Loop에서 Fine Loop으로 전환을 할 때, Bandwidth의 문제로 인해 바뀌면 안 되는 주파수가 변하게 된다는 단점을 가지고 있다. 즉, Bandwidth가 넓으면, Phase 뿐만 아니라, 주파수도 변하게 되는 문제점을 가지게 된다. 이를 방지하기 위해서 Loop Filter를 따로 두거나, VCO를 두 개 두기도 하는데, 이 경우 Size가 커지고 Mismatch의 문제가 생긴다. 또한, Coarse Loop에서 Fine Loop의 전환을 위해서 Lock Detector를 두게 되는데, PLL의 Acquisition time으로 인하여 첫 번째 주기의 lock은 fail이 된다. 따라서 CDR의 lock time이 길어지게 되고, 이를 막기 위해 Lock Detector의 count 수를 줄이게 되면 주어진 주파수의 spec을 맞추지 못하게 된다.
이러한 CDR의 문제를 해결하기 위하여 제안하는 방법은 다음과 같다.
첫째, 기존 Lock Detector를 변형하여 lock 신호를 미리 예측할 수 있는 신호를 발생시키고 이를 이용하여 Lock Detector가 판별할 수 있는 클럭의 PPM spec은 유지한 채로 CDR의 lock time을 줄인다.
둘째, lock 신호를 미리 예측하는 신호를 이용하여, loop bandwidth를 점진적으로 조절하여 coarse loop 에서 fine loop으로 전환 시 주파수가 변하는 일이 없도록 하고 jitter 특성을 좋게 한다. 이러한 bandwidth를 조절하는 방법에는 전류 펌프의 전류량을 조절하는 것과, 저항 및 Capacitor를 조절하는 방법이 있으며 CDR에서 lock 신호를 예측하는 신호를 발생시키는 Lock Detector와 이 예측된 신호를 이용한 방법은 새로운 방법이며, PLL, CDR 모두에서 적용될 수 있는 방법이다.
특히, loop filter내의 capacitor의 capacitance를 동적으로 조절하여 loop bandwidth를 조절하고 결과적으로 stability를 좋아지게 하는 방법은 구현하기가 상대적으로 쉽다는 장점을 가지고 있다. 여기서는 이 세가지 요소 모두를 고려한 CDR의 구현이 목표이며, 이것은 독립적으로 적용될 수도 있고, 유기적으로 연관시켜 만들 수도 있다.
PLL, CDR, 전하펌프, Lock Detector
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