-
公开(公告)号：KR1020170038819A
公开(公告)日：2017-04-07
申请号：KR1020177002895
申请日：2015-07-03
Applicant: 소이텍
IPC: H01L21/762 , H01L21/306 , H03H3/02 , H03H3/08
CPC classification number: H01L23/66 , H01L21/306 , H01L21/76251 , H01L41/042 , H03H3/02 , H03H3/08
Abstract: 본발명은무선주파수애플리케이션을위한구조(1)에관한것이며, 이구조는, 하부및 깊이 D까지 p-타입도핑이수행된상부(3)를포함하는고-비저항실리콘의지지기판(2); 지지기판(2)의도핑된상부(3)에형성되는실리콘의메조포러스트래핑층(mesoporous trapping layer)(4)을포함한다. 본발명에따라, 구조(1)는깊이 D 가 1미크론미만이고트래핑층(4)이 20 % 내지 60 % 의다공율(porosity rate)을갖는것에주목할만한가치가있다.
Abstract translation: 本发明涉及一种用于射频应用的结构（1），包括高电阻率硅的支撑衬底（2），该支撑衬底包括上部（3），其中p型掺杂进行到深度D; 并且在支撑衬底2的掺杂顶部3中形成硅的介孔俘获层4。 根据本发明，值得注意的是，结构1具有小于1微米的深度D，并且俘获层4具有20％至60％的孔隙率。
-
公开(公告)号：KR101373084B1
公开(公告)日：2014-03-11
申请号：KR1020117015424
申请日：2009-12-30
Applicant: 소이텍
CPC classification number: H01L21/3247 , H01L21/02238 , H01L21/02255 , H01L21/02422 , H01L21/02532 , H01L21/31662 , H01L21/7624
Abstract: 본 발명은, 캐리어 기판(1), 산화물층(2) 및 반도체 재료의 얇은 층(3)을 연속해서 포함하는 반도체 온 절연체 형태의 구조를 처리하기 위한 공정에 관한 것으로서, 상기 구조는 상기 산화물층(2)이 노출되는 주변 링부분(peripheral ring)을 가지며, 상기 공정은 중성 또는 제어된 환원 분위기에서의 주 열처리의 적용을 포함한다. 본 발명은 상기 주 열처리 이전에, 적어도 상기 산화물층(2)의 노출된 주변 부분을 덮는 단계를 포함하고, 이러한 열처리는 상기 산화물층(2)의 산소의 적어도 일부가 상기 얇은 반도체층(3)을 통해 확산하도록 제어된 시간 및 온도 조건들 하에서 실행되어, 상기 산화물층(2)의 두께의 감소를 제어한다.
Abstract translation: 本发明涉及一种处理载体衬底，氧化物层和半导体材料薄层的绝缘体上半导体结构的结构的方法，其中具有暴露氧化物层的外围环的结构和 该方法包括在中性或受控还原气氛中应用主要热处理。 该方法包括在主要热处理之前至少覆盖氧化物层的暴露的周边部分的步骤，该后处理在受控的时间和温度条件下进行，以便促使氧化物层中的至少一部分氧 通过薄的半导体层扩散，导致氧化物层的厚度受到控制的减小。
-
3.发明公开
公开(公告)号：KR1020110055743A
公开(公告)日：2011-05-25
申请号：KR1020117008888
申请日：2009-10-09
Applicant: 소이텍
IPC: H01L27/12
CPC classification number: H01L21/76251
Abstract: 본 발명은 특히, 캐리어 기판(1), 산화물층(3) 및 반도체 재료의 얇은 층(2)을 연속해서 포함하는, 반도체-온-절연체형의 구조를 제조 및 처리하는 방법으로서, 이에 따르면, 1) 상기 층의 표면 위에 노출된 영역들(20)을 규정하도록, 마스크(4)에 의해 덮이지 않은 상기 얇은 층(2) 위에 마스크(4)가 형성되고, 2) 상기 산화물층(3)의 산소의 적어도 일부가 상기 얇은 층(2)을 통해 강제로 확산되게 하여 상기 원하는 패턴에 대응하는 상기 산화물 층(3)의 상기 영역들(30)에서 상기 산화물의 제어된 제거로 이어지도록 열 처리가 가해지는, 반도체-온-절연체형의 구조를 제조 및 처리하는 방법에 있어서, 상기 캐리어 기판(1) 및 얇은 층(2)이 서로에 대해 상대적으로 배열되어 이들의 결정 격자들이, 이들 경계면(I)에 평행한 평면(P)에서, 1°이하의 "비틀림 각(twist angle)"� �로 불리는 각도를 형성하고 이들 경계면(I)에 수직인 평면에서 1°이하의 "경사각(tilt angle)"으로 불리는 각도를 함께 형성하고, 얇은 층(2)은 그 두께가 1100 Å 이하인 것이 사용된다.
-
-
公开(公告)号：KR1020160041840A
公开(公告)日：2016-04-18
申请号：KR1020157006801
申请日：2013-09-06
Applicant: 소이텍
CPC classification number: H01L21/76251 , B32B7/12 , B32B9/04 , B32B2457/14 , C30B29/68 , C30B33/00 , C30B33/06 , H01L21/02002 , H01L21/185 , H01L27/1203 , H01L33/0079 , Y10T156/1062 , Y10T428/24942
Abstract: 본발명은단결정잉곳(101)의제공단계, 핸들기판(102)의제공단계, 단결정잉곳(101)으로부터박편슬라이스(105)의절단단계및 핸들기판(102)에박편슬라이스(105)를접착하여유사-기판(109)의형성단계를포함유사-기판(109)의제조방법에대한것이다. 본발명에따르면, 박편슬라이스(105)의두께는단독으로사용될시 더이상기계적으로안정되지않는임계두께와실질적으로동일또는그 미만이다. 본발명은반도체구조(109)에대한것이기도하다.
-
Patent Agency Ranking
公开(公告)号：KR1020120107863A
公开(公告)日：2012-10-04
申请号：KR1020120027527
申请日：2012-03-19
Applicant: 소이텍
CPC classification number: H01L21/76251 , H01L21/02301 , H01L21/76262
Abstract: PURPOSE: A method for manufacturing a base substrate for a semiconductor on insulator type substrate is provided to provide a HR-SOI(High Resistivity Silicon on Insulator) substrate capable of minimizing resistive loss of a polycrystalline silicon layer. CONSTITUTION: Provided is a silicon substrate(1). The silicon substrate is placed on an enclosure(10) which is isolated from an external environment. The surface of the substrate is washed to eliminate a native oxide and/or dopants existing on the surface of the substrate. A layer(2) of a dielectric substance is formed on the substrate. A layer(3) of a poly-crystal silicon is formed on the layer of the dielectric substance.
Abstract translation: 目的：提供一种用于制造半导体绝缘体型基板的基板的方法，以提供能够最小化多晶硅层的电阻损耗的HR-SOI（绝缘体上的高电阻率硅）基板。 构成：提供硅衬底（1）。 硅衬底放置在与外部环境隔离的外壳（10）上。 洗涤基底的表面以消除存在于基底表面上的天然氧化物和/或掺杂剂。 在基板上形成电介质层（2）。 在电介质层上形成多晶硅层（3）。
-
公开(公告)号：KR1020170085443A
公开(公告)日：2017-07-24
申请号：KR1020170004254
申请日：2017-01-11
Applicant: 소이텍
IPC: H01L21/762 , H01L21/768
CPC classification number: H01L21/31051 , H01L21/302 , H01L21/324 , H01L21/3247 , H01L21/7624 , H01L21/76254
Abstract: 본발명은열처리동안불활성또는환원가스흐름및 고온에실리콘-온-인슐레이터(silicon-on-insulator) 구조의표면의노출을포함하는, 실리콘-온-인슐레이터구조(11)를평활화(smoothing)하는프로세스에관한것이며, 이프로세스는, 제1 온도및, 제1 유량에의해정의되는제1 가스흐름하의제1 열처리단계및 제1 온도보다낮은제2 온도및, 제1 유량보다낮은제2 유량에의해정의된제2 가스흐름하의제2 열처리단계를포함한다는것에주목할만하다.
Abstract translation: 在惰性或还原性气体流的本发明的硅和热处理工艺的平滑（平滑）的绝缘体结构（11） - 酮在高温 - ，硅包括暴露于所述绝缘体的表面（硅在绝缘体上）结构 - 酮 涉及该方法中，所述第一温度，并且，所述由第一热处理工序下的第一气流和低的第二流量低于第一第二温度和，比在第一流速，其通过所述第一流量限定的温度 并且在确定的第二气流下进行第二热处理步骤。
-
公开(公告)号：KR101379885B1
公开(公告)日：2014-04-01
申请号：KR1020120027527
申请日：2012-03-19
Applicant: 소이텍
CPC classification number: H01L21/76251 , H01L21/02301 , H01L21/76262
Abstract: 본 발명은, 반도체 온 절연체형(semi-conductor on insulator type) 기판의 제조를 위한 베이스 기판을 제조하는 방법으로서,
(a) 500 Ohm.cm 이상의 전기 저항율을 가진 실리콘 기판(1)을 제공하는 단계,
(b) 상기 기판(1)의 표면 위에 존재하는 자연 산화물 및/또는 도펀트들을 제거하기 위해, 상기 기판(1)의 표면을 세정하는 단계,
(c) 상기 기판(1) 위에 유전체 재료의 층(2)을 형성하는 단계,
(d) 상기 층(2) 위에 다결정 실리콘의 층(3)을 형성하는 단계을 포함하는, 베이스 기판을 제조하는 방법에 있어서,
단계들 (b), (c) 및 (d)는 연속해서 동일 인클로저(10)에서 실시되는 것을 특징으로 하는, 베이스 기판을 제조하는 방법에 관한 것이다.-
公开(公告)号：KR1020110091587A
公开(公告)日：2011-08-11
申请号：KR1020117015424
申请日：2009-12-30
Applicant: 소이텍
CPC classification number: H01L21/3247 , H01L21/02238 , H01L21/02255 , H01L21/02422 , H01L21/02532 , H01L21/31662 , H01L21/7624
Abstract: 본 발명은, 캐리어 기판(1), 산화물층(2) 및 반도체 재료의 얇은 층(3)을 연속해서 포함하는 반도체 온 절연체 형태의 구조를 처리하기 위한 공정에 관한 것으로서, 상기 구조는 상기 산화물층(2)이 노출되는 주변 링부분(peripheral ring)을 가지며, 상기 공정은 중성 또는 제어된 환원 분위기에서의 주 열처리의 적용을 포함한다. 본 발명은 상기 주 열처리 이전에, 적어도 상기 산화물층(2)의 노출된 주변 부분을 덮는 단계를 포함하고, 이러한 열처리는 상기 산화물층(2)의 산소의 적어도 일부가 상기 얇은 반도체층(3)을 통해 확산하도록 제어된 시간 및 온도 조건들 하에서 실행되어, 상기 산화물층(2)의 두께의 감소를 제어한다.
Abstract translation: 本发明涉及一种处理载体衬底，氧化物层和半导体材料薄层的绝缘体上半导体结构的结构的方法，其中具有暴露氧化物层的外围环的结构和 该方法包括在中性或受控还原气氛中应用主要热处理。 该方法包括在主要热处理之前至少覆盖氧化物层的暴露的周边部分的步骤，该后处理在受控的时间和温度条件下进行，以便促使氧化物层中的至少一部分氧 通过薄的半导体层扩散，导致氧化物层的厚度受到控制的减小。
-
公开(公告)号：KR102172705B1
公开(公告)日：2020-11-02
申请号：KR1020187030528
申请日：2017-03-30
Applicant: 소이텍
IPC: H01L21/762 , H01L21/02
-
-
-
-
-
-
-
-
-
Search Results
13
records
(took 0.019 seconds)
