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公开(公告)号：KR1020140005900A
公开(公告)日：2014-01-15
申请号：KR1020137015796
申请日：2011-11-16
Applicant: 소이텍
IPC: H01L21/20 , H01L21/762
CPC classification number: H05K1/18 , H01L21/76251 , H01L21/76254
Abstract: 본 발명은, 지지 기판 상의 전자 컴포넌트들을 지지하는 반도체층을 포함하는, 무선 주파수 또는 전력 응용들을 위한 전자 장치에 관한 것으로서, 지지 기판(1)은 적어도 30 W/m K의 열전도율을 가지는 베이스층(12) 및 적어도 5 ㎛의 두께를 가지는 표면층(13, 4)을 포함하고, 상기 표면층(13, 14)은 적어도 3000 Ohm.cm의 전기 저항율 및 적어도 30 W/m K의 열전도율을 가진다. 본 발명은 또한 이와 같은 장치를 제조하는 2개의 프로세스들에 관한 것이다.
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2.发明授权반도체 헤테로구조, 반도체 헤테로구조의 형성방법 및 반도체 헤테로구조를 포함하는 절연층 위의 스트레인층 웨이퍼 有权半导体异质结构，在包含半导体异质结构的绝缘体晶片上形成半导体异质结构和应变硅的方法
公开(公告)号：KR100832152B1
公开(公告)日：2008-05-27
申请号：KR1020060084767
申请日：2006-09-04
Applicant: 소이텍
IPC: H01L29/161 , H01L29/205 , H01L29/225
CPC classification number: H01L21/76254 , H01L21/02381 , H01L21/0245 , H01L21/02494 , H01L21/02502 , H01L21/0251 , H01L21/02524 , H01L21/02532 , H01L21/02587 , H01L21/0262
Abstract: 본 발명은 제1 평면 격자상수 a
1 을 갖는 기판을 제공하는 단계, 제2 평면 격자상수 a
2 를 갖는 버퍼층을 제공하는 단계 및 상기 버퍼층 위로 상부층을 제공하는 단계를 포함하는 반도체 헤테로구조를 형성하는 방법에 관한 것이다. 반도체 헤테로구조의 표면 거칠기를 향상시키기 위하여 버퍼층과 상기 상부층 사이에 부가층이 상기 제공되되, 이 부가층은 제1 및 제2 격자상수 사이에 있는 제3 평면 격자상수 a
3 을 갖는다.-
公开(公告)号：KR1020120100724A
公开(公告)日：2012-09-12
申请号：KR1020120012368
申请日：2012-02-07
Applicant: 소이텍
IPC: H01L21/20
CPC classification number: C30B25/16 , C30B25/183 , C30B29/403
Abstract: PURPOSE: A method of forming III/V semiconductor materials and a semiconductor structure formed using the same are provided to epitaxially grow a three iii- nitride material on a substrate in a chamber. CONSTITUTION: A GaN(Gallium Nitride) layer is provided within a chamber. The InGaN(Indium Gallium Nitride) layer is epitaxially grown up on a surface of the GaN layer. A precursor gas mixture is provided within the chamber. The precursor gas mixture is selected to include one or more group III precursors and nitrogen precursors. The InGaN layer is grown up to less than the critical thickness of the InGaN layer. [Reference numerals] (AA) Lattice parameter(a)(A) of InGaN; (BB) Indium content(%) of InGaN
Abstract translation: 目的：提供一种形成III / V半导体材料的方法和使用其形成的半导体结构，以在室中的衬底上外延生长三种氮化钛材料。 构成：在室内提供GaN（氮化镓）层。 在GaN层的表面上外延生长InGaN（氮化铟镓）层。 在室内提供前体气体混合物。 前体气体混合物被选择为包括一种或多种III族前体和氮前体。 InGaN层生长至小于InGaN层的临界厚度。 （AA）InGaN的晶格参数（a）（A） （BB）InGaN的铟含量（％）
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公开(公告)号：KR1020070028234A
公开(公告)日：2007-03-12
申请号：KR1020060084767
申请日：2006-09-04
Applicant: 소이텍
IPC: H01L29/161 , H01L29/205 , H01L29/225
CPC classification number: H01L21/76254 , H01L21/02381 , H01L21/0245 , H01L21/02494 , H01L21/02502 , H01L21/0251 , H01L21/02524 , H01L21/02532 , H01L21/02587 , H01L21/0262
Abstract: A semiconductor hetero structure and its manufacturing method are provided to obtain enhanced electrical or optical characteristics from the semiconductor hetero structure itself by using a structure with an enhanced surface roughness. A substrate with a first plane lattice parameter is supplied(S1). A buffer layer with a second plane lattice parameter is provided(S2). An upper layer is formed on the buffer layer. An additional layer is interposed between the buffer layer and the upper layer(S4). The additional structure has a third plane lattice parameter capable of improving a surface roughness of the upper layer.
Abstract translation: 提供半导体异质结构及其制造方法，通过使用具有增强的表面粗糙度的结构，从半导体异质结构本身获得增强的电学或光学特性。 提供具有第一平面晶格参数的衬底（S1）。 提供具有第二平面晶格参数的缓冲层（S2）。 在缓冲层上形成上层。 在缓冲层和上层之间插入另外的层（S4）。 附加结构具有能够改善上层表面粗糙度的第三平面晶格参数。
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公开(公告)号：KR101962312B1
公开(公告)日：2019-03-26
申请号：KR1020147008089
申请日：2012-07-18
Applicant: 소이텍
IPC: H01L21/762
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Patent Agency Ranking
公开(公告)号：KR101876912B1
公开(公告)日：2018-07-11
申请号：KR1020137015796
申请日：2011-11-16
Applicant: 소이텍
IPC: H01L21/20 , H01L21/762
CPC classification number: H05K1/18 , H01L21/76251 , H01L21/76254
Abstract: 본발명은, 지지기판상의전자컴포넌트들을지지하는반도체층을포함하는, 무선주파수또는전력응용들을위한전자장치에관한것으로서, 지지기판(1)은적어도 30 W/m K의열전도율을가지는베이스층(12) 및적어도 5 ㎛의두께를가지는표면층(13, 4)을포함하고, 상기표면층(13, 14)은적어도 3000 Ohm.cm의전기저항율및 적어도 30 W/m K의열전도율을가진다. 본발명은또한이와같은장치를제조하는 2개의프로세스들에관한것이다.
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公开(公告)号：KR1020140003533A
公开(公告)日：2014-01-09
申请号：KR1020137021243
申请日：2012-02-17
Applicant: 소이텍
CPC classification number: C30B29/40 , C30B25/02 , C30B25/18 , C30B29/403
Abstract: 반도체 구조물들 및 이들의 제조 방법과 관련한 실시예들이 개시된다. 일부 실시예들에서, 상기 방법들은 InGaN과 같은 III-V 물질들의 반도체 구조물들을 제조하는데 사용될 수 있다. In-III-V 반도체 층은, 성장 표면의 온도와 같은 성장 조건들을 조절함으로써 초-포화 구간을 생성하여, 포화 구간보다 높은 인듐 농도로 성장되고, In-III-V 반도체 층은 포화 구간에 비해 낮춰진 V-피트들의 밀도를 갖도록 성장될 것이다.
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公开(公告)号：KR101894072B1
公开(公告)日：2018-08-31
申请号：KR1020137021243
申请日：2012-02-17
Applicant: 소이텍
CPC classification number: C30B29/40 , C30B25/02 , C30B25/18 , C30B29/403
Abstract: 반도체구조물들및 이들의제조방법과관련한실시예들이개시된다. 일부실시예들에서, 상기방법들은 InGaN과같은 III-V 물질들의반도체구조물들을제조하는데사용될수 있다. In-III-V 반도체층은, 성장표면의온도와같은성장조건들을조절함으로써초-포화구간을생성하여, 포화구간보다높은인듐농도로성장되고, In-III-V 반도체층은포화구간에비해낮춰진 V-피트들의밀도를갖도록성장될것이다.
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公开(公告)号：KR1020140063742A
公开(公告)日：2014-05-27
申请号：KR1020147008089
申请日：2012-07-18
Applicant: 소이텍
IPC: H01L21/762
CPC classification number: H01L21/02345 , H01L21/263 , H01L21/304 , H01L21/3105 , H01L21/76254 , H01L23/564 , H01L29/0657 , H01L2924/0002 , H01L2924/00
Abstract: 본 발명은 조사에 의해 분리될 층(215)을 포함하는 복합 구조(225)를 제조하기 위한 방법에 관한 것으로서, 이 방법은 결정된 파장에서 적어도 부분적으로 투명한 재료로 형성되는 지지 기판(205); 분리될 층(215); 및 분리될 층과 지지 기판 사이에 개재된 분리층(210)을 포함하는 스택의 형성을 포함하고, 분리층은 결정된 파장에 대응하는 파장을 가지는 방사선(222a)의 작용 하에서 박리에 의해 분리되도록 되어 있고, 이 방법은 복합 단계를 형성하기 위한 단계 동안, 지지 기판과 분리층 사이의 계면에서의 또는 지지 기판의 상면(205a) 위에서의 반사 광학 특성들을 수정하는 처리 단계를 더 포함한다.
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公开(公告)号：KR1020170091627A
公开(公告)日：2017-08-09
申请号：KR1020177015538
申请日：2015-09-17
Applicant: 소이텍
IPC: H01L21/02 , H01L21/762
CPC classification number: H04B1/03 , H01L21/02167 , H01L21/02378 , H01L21/02381 , H01L21/02529 , H01L21/02532 , H01L21/0262 , H01L21/28282 , H01L21/76254 , H01L21/76297 , H01L41/0477 , H01M4/663
Abstract: 본발명은, 반도체지지기판(2); 지지기판(2) 상에배열되는트래핑층(3)을포함하고, 트래핑층(3)은미리결정된결함밀도보다큰 결함밀도를포함하는것을특징으로하고; 미리결정된결함밀도는, 그결함밀도위에서트래핑층(3)의전기저항률이온도범위 [-20 ℃; +120 ℃]에걸쳐 10 kohm.cm 이상인결함밀도인, 무선주파수애플리케이션들을위한구조체(1)에관한것이다.
Abstract translation: 本发明提供了一种半导体器件，包括：半导体支撑衬底（2）; 其特征在于，它包括布置在支撑衬底（2）上的俘获层（3），其中俘获层（3）包括大于预定缺陷密度的缺陷密度; 预定的缺陷密度使得俘获层3在缺陷密度上的电阻率在温度范围[-20占据; + 120℃）。
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