公开(公告)号：KR1020090118299A

公开(公告)日：2009-11-18

申请号：KR1020080044005

申请日：2008-05-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박일한 ,  심원보

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/2463 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11551 ,  H01L27/2436

Abstract: PURPOSE: An AND type flash memory array of a vertical laminate structure, a manufacturing method thereof, and an operating method are provided to perform high integration by forming a local bit line and a local source line in a silicon pin of each layer. CONSTITUTION: An AND type flash memory array of a vertical laminate structure includes one or more bit lines, a local bit line, a memory cell, a local source line, a common source line, a drain selecting line, a source selecting line, and word lines. The local bit line is connected to each bit line(98a,98b,98c) by a first selecting transistor. A plurality of memory cells are parallel connected by using the local bit line as a common drain line. The local source line is commonly connected to a source of each memory cell. The common source line is vertically arranged with each bit line in which the local source line is connected by a second selecting transistor. The drain selecting line and the source selecting line are connected to a gate of the first selecting transistor and a gate of the second selecting transistor. The word lines are connected to a gate of each memory cell.

Abstract translation: 目的：提供垂直层压结构的AND型闪速存储器阵列，其制造方法和操作方法，以通过在每层的硅引脚中形成局部位线和局部源极线来执行高集成度。 构成：垂直层叠结构的AND型闪速存储阵列包括一个或多个位线，局部位线，存储单元，局部源极线，公共源极线，漏极选择线，源选择线和 字线。 局部位线由第一选择晶体管连接到每个位线（98a，98b，98c）。 多个存储单元通过使用本地位线作为公共漏极线并联连接。 本地源线通常连接到每个存储单元的源。 公共源极线垂直地布置有每个位线，其中本地源极线通过第二选择晶体管连接。 漏极选择线和源选择线连接到第一选择晶体管的栅极和第二选择晶体管的栅极。 字线连接到每个存储单元的门。

公开(公告)号：KR1020080034685A

公开(公告)日：2008-04-22

申请号：KR1020060100947

申请日：2006-10-17

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7926 ,  H01L21/28282 ,  H01L21/31144

Abstract: An NVM(non-volatile memory) device is provided to improve electron injection efficiency by making the injection direction of electrons passing through the bottom surface of a charge trap layer have the transfer direction of electrons. A semiconductor substrate(104) includes a bottom part(104c) and a vertical part vertically protruding from the bottom part. The vertical part includes first and second vertical parts(104a,104b). A first vertical part is positioned in the upper part of the semiconductor substrate with respect to a boundary step. The second vertical part is positioned under the first vertical part, greater in width than the first vertical part and protruding to the outside of the first vertical part. A charge trap layer(134) is positioned outside the first vertical part and on the boundary step. A control gate electrode(150) is positioned on the bottom part and outside the second vertical part and the charge trap layer. A first insulation layer(124) can be interposed between the semiconductor substrate and the charge trap layer. A second insulation layer(144) can be interposed between the semiconductor substrate and the control gate electrode.

Abstract translation: 提供NVM（非易失性存储器）器件以通过使通过电荷陷阱层的底表面的电子的注入方向具有电子的传输方向来提高电子注入效率。 半导体衬底（104）包括底部（104c）和从底部垂直突出的垂直部分。 垂直部分包括第一和第二垂直部分（104a，104b）。 相对于边界步骤，第一垂直部分位于半导体衬底的上部。 第二垂直部分位于第一垂直部分下方，宽度大于第一垂直部分并且突出到第一垂直部分的外侧。 电荷捕获层（134）位于第一垂直部分的外侧和边界台阶上。 控制栅电极（150）位于第二垂直部分和电荷陷阱层的底部和外部。 第一绝缘层（124）可以插入在半导体衬底和电荷陷阱层之间。 可以在半导体衬底和控制栅电极之间插入第二绝缘层（144）。

公开(公告)号：KR100735929B1

公开(公告)日：2007-07-06

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115

Abstract: 본 발명은 SOI 기판에서 얕은 정션 깊이를 갖는 NAND형 플래시 메모리 어레이 및 그 동작 방법에 관한 것으로, 메모리 셀의 채널이 켜질 때 바디 영역이 완전히 공핍되도록 얇게 제작된 SOI 기판 위에 얕은 정션을 갖는 메모리 셀로 NAND형 플래시 메모리 어레이를 구성함으로써, 리드 동작 시의 성능 향상은 물론, SOI구조에서 이레이즈 동작이 가능하도록 하며, 프로그램 동작 시에 종래의 NAND형 플래시 메모리 어레이에서 사용되던 높은 V
PASS 전압 대신 낮은 V
PASS 전압 사용을 가능하게 하여 종래 보다 프로그램 간섭(disturbance)을 효과적으로 줄이는 방법을 제공한다.
SOI, NAND, 플래시, 메모리, 어레이, 동작

公开(公告)号：KR100889361B1

公开(公告)日：2009-03-18

申请号：KR1020060100947

申请日：2006-10-17

Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

Inventor： 채수두 ,  김정우 ,  박찬진 ,  한정희 ,  박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7926

Abstract: 전자 주입 효율이 증가하고, 고집적도에 유리한 메모리 소자 및 이의 제조 방법이 제공된다. 메모리 소자는 바닥부, 및 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 제1 수직부보다 폭이 크고, 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 제1 수직부의 외측 및 경계단의 상부에 위치하는 전하 트랩층, 및 바닥부의 상부 및 제2 수직부와 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 수직부, 전자 주입 효율, 자기 정렬

公开(公告)号：KR100866261B1

公开(公告)日：2008-10-31

申请号：KR1020070064262

申请日：2007-06-28

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박세환 ,  박일한

IPC: H01L27/115

CPC classification number: H01L27/11568 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/823493 ,  H01L27/11521

Abstract: A flash memory array using the same device and a method of fabricating the same are provided to solve the interference of stored bit and improve the degree of integration by using a vertical structure to fabricate a charge storage region and a region having a gate insulating layer in self-alignment. A flash memory device with a split gate over a recessed channel comprises a source/drain region(12a) on a semiconductor substrate; a recessed channel region between the source and the drain; a separation gate(50a) between the channel region and a first insulating layer; a second isolating layer formed on the separation gate; a third insulating layer formed on the both channel region, not contacted with the separation gate; a charge storage region(70a) formed on the third insulating layer; a forth insulating layer formed on the source and drain region; a program gate formed on the fourth and second insulating layer, between the charge storage region and the fifth insulating layer.

Abstract translation: 提供使用相同装置的闪存阵列及其制造方法，以解决存储的位的干扰并通过使用垂直结构来提高积分的程度来制造电荷存储区域和具有栅极绝缘层的区域 自对准。 在凹陷通道上具有分割栅极的闪速存储器件包括半导体衬底上的源极/漏极区域（12a）; 在源极和漏极之间的凹陷沟道区域; 在所述沟道区域和第一绝缘层之间的分离栅极（50a）; 形成在分离门上的第二隔离层; 形成在所述两通道区域上的不与所述分离栅接触的第三绝缘层; 形成在所述第三绝缘层上的电荷存储区域（70a） 形成在源区和漏区上的第四绝缘层; 形成在第四绝缘层和第二绝缘层之间的程序栅极，在电荷存储区域和第五绝缘层之间。

公开(公告)号：KR100784930B1

公开(公告)日：2007-12-11

申请号：KR1020060093138

申请日：2006-09-25

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박일한

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11568 ,  G11C16/0483 ,  H01L21/28282 ,  H01L27/2463

Abstract: A memory cell device having a vertical channel and a double gate structure are provided to enhance a degree of integration by forming an active region of a pillar shape with a first to third semiconductor layers. An active region(20) of a pillar shape includes a first semiconductor layer(22) for forming a first source/drain region, a second semiconductor layer(24) for forming a second source/drain region, and a third semiconductor layer(26) for forming body and channel regions between the first and second semiconductor layers. A field region(40) is formed to separate the active region of the pillar shape. A first insulating layer(50) is formed with two or more dielectric layers including an electric charge trap layer formed on a sidewall of the active region of the pillar shape. A second insulating layer is formed with one or more dielectric layers which are formed at an upper end of the first semiconductor layer and an upper end of the field region. A control gate(70) is formed on the first and the second insulating layers.

Abstract translation: 提供具有垂直沟道和双栅极结构的存储单元器件，以通过形成具有第一至第三半导体层的柱状的有源区域来增强集成度。 柱状的有源区域（20）包括用于形成第一源极/漏极区域的第一半导体层（22），用于形成第二源极/漏极区域的第二半导体层（24）和第三半导体层（26） ），用于在第一和第二半导体层之间形成体和沟道区。 形成场区域（40）以分离柱状活性区域。 第一绝缘层（50）形成有两个或更多个介电层，包括形成在柱状活性区域的侧壁上的电荷陷阱层。 第二绝缘层形成有形成在第一半导体层的上端和场区的上端的一个或多个电介质层。 在第一和第二绝缘层上形成控制栅极（70）。

公开(公告)号：KR1020060128567A

公开(公告)日：2006-12-14

申请号：KR1020050050108

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  박일한 ,  김태훈

IPC: H01L27/115

CPC classification number: G11C16/0483 ,  H01L27/115 ,  G11C16/0408

Abstract: A NAND-type flash memory array and an operating method thereof are provided to reduce program disturbance by using a body biasing contact region connected to an active region on a lower portion of a side of a second select gate line. At least one bit line(B/L0,B/L1) is formed on an SOI substrate. A first select transistor, plural memory cells, and a second select transistor are serially connected to each bit line by their geared sources and drains. The source of the second select transistor is electrically connected to a common source line(CSL) vertically arranged to the bit line. A gate of the first select transistor and a gate of the second select transistor are respectively connected to a first select gate line(SSL) and a second select gate line(GSL) arranged to be crossed with the bit line. Gates of the memory cells are respectively connected to plural word lines(W/L0,W/L1) arranged to be crossed with the bit line. A body biasing contact region(BBC) is connected to an active region on a lower portion of a side of the second select gate line.

Abstract translation: 提供NAND型闪速存储器阵列及其操作方法以通过使用与第二选择栅极线的一侧的下部的有源区连接的主体偏置接触区域来减少编程干扰。 在SOI衬底上形成至少一个位线（B / L0，B / L1）。 第一选择晶体管，多个存储单元和第二选择晶体管通过其齿轮源和排水管串联连接到每个位线。 第二选择晶体管的源极电连接到垂直地布置到位线的公共源极线（CSL）。 第一选择晶体管的栅极和第二选择晶体管的栅极分别连接到布置成与位线交叉的第一选择栅极线（SSL）和第二选择栅极线（GSL）。 存储单元的门分别连接到布置成与位线交叉的多个字线（W / L0，W / L1）。 主体偏置接触区域（BBC）连接到第二选择栅线的一侧的下部的有源区域。

公开(公告)号：KR100603721B1

公开(公告)日：2006-07-24

申请号：KR1020050050107

申请日：2005-06-11

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 박병국 ,  김태훈 ,  박일한

IPC: H01L21/336

Abstract: 본 발명은 SOI 기판 상에 직렬 연결된 소자의 바디 바이어싱 구조에 관한 것으로, 공통 소스/드레인 영역의 정션 깊이를 얕게 만듦으로써, 통상적인 벌크 MOSFET처럼 하나의 바디 바이어싱 콘택만으로도 여러 개의 소자에 대해 바디 바이어싱을 가능하게 하여 SOI 기판의 플로팅 바디 효과(floating body effect)를 제거하는 효과가 있다.
SOI, 바디, 바이어스, 플로팅

Abstract translation: 本发明涉及在SOI衬底上串联连接的元件的体偏置结构，并且通过使公共源极/漏极区域的结深度浅，可以提供一种体 从而实现偏置并消除SOI衬底的浮体效应。

公开(公告)号：KR101037621B1

公开(公告)日：2011-05-27

申请号：KR1020080044005

申请日：2008-05-13

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  박일한 ,  심원보

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직 적층구조를 갖는 앤드형 플래시 메모리 어레이와 그 제조방법 및 동작방법에 관한 것으로, 로컬 비트 라인과 로컬 소스 라인이 수직하게 이격되어 형성된 실리콘 핀이 산화막을 사이에 두고 2개 이상 적층된 다층 실리콘 핀 구조를 가짐으로써, 수직으로 얼마든지 확장하여 고집적화시킬 수 있고, 이미 정립된 에피택시(epitaxy) 공정이나 이온주입 공정을 적절히 반복적으로 적용하면 되므로, 별도의 공정 장비가 요구되지 않으며, 적정한 두께를 갖는 각 층 실리콘 핀에 의하여 각 층 바디 영역을 용이하게 공핍(depletion) 시킬 수 있기 때문에 셀프부스팅 효과를 극대화시킬 수 있어, 쓰기 동작시 이웃한 셀의 간섭을 거의 완벽하게 제거할 수 있는 효과가 있다.
수직 채널, 적층, 이중 게이트, 앤드형, 플래시 메모리, 어레이