公开(公告)号：KR100898752B1

公开(公告)日：2009-05-25

申请号：KR1020070094687

申请日：2007-09-18

Applicant: 한국전자통신연구원

Inventor： 김태엽 ,  전명심 ,  김약연 ,  장문규 ,  최철종 ,  이성재 ,  박병철

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 반도체 메모리 소자의 고집적화에 따른 누설전류(leakage current)의 발생을 억제하여 정확한 데이터 판독이 가능한 고집적 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 고집적 반도체 메모리 소자는 기판에 형성되고, 채널영역과 쇼트키접합(schottky junction)을 형성하는 소스 및 드레인 전극 및 상기 채널영역의 기판 상부에 형성되고, 복수개의 실리콘나노점으로 구성된 플로팅게이트를 포함하고 있으며, 이를 통하여 반도체 메모리 소자의 고집적화에 따른 누설전류의 발생을 억제시켜 정확한 데이터 판독이 가능한 고집적 반도체 메모리 소자를 제공하는 효과가 있다.
플래시메모리, 쇼트기 접합, 금속 실리사이드

公开(公告)号：KR1020090061340A

公开(公告)日：2009-06-16

申请号：KR1020070128323

申请日：2007-12-11

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  전명심 ,  최철종 ,  김태엽 ,  오순영 ,  장문규

IPC: H01L21/336

Abstract: A schottky barrier single electron transistor and a manufacturing method thereof are provided to reduce a size of a quantum dot and to perform operations at a high temperature by preventing a short circuit between a gate electrode and a source/drain through a gate insulation film without use of a side wall insulation film. A source(270a) and a drain(270b) are formed on a substrate(210), and are made of metal silicide. A quantum dot(270c) is formed between the source and the drain. A gate insulation film(240) and a gate electrode(250) are successively formed on a top part of the quantum dot. The gate insulation film blocks short circuit of the gate electrode, the source, the drain, and the quantum dot. The substrate is a SOI(Silicon On Insulator) substrate in which a silicon wafer, a filling oxide film, and a silicon layer are successively formed. The source and the drain form the quantum dot and the schottky barrier.

Abstract translation: 提供了一种肖特基势垒单电子晶体管及其制造方法，以减少量子点的尺寸并通过防止栅极绝缘膜与源极/漏极之间的短路而不使用而在高温下进行操作 的侧壁绝缘膜。 源极（270a）和漏极（270b）形成在衬底（210）上，并且由金属硅化物制成。 在源极和漏极之间形成量子点（270c）。 栅极绝缘膜（240）和栅电极（250）依次形成在量子点的顶部。 栅极绝缘膜阻挡栅电极，源极，漏极和量子点的短路。 衬底是其中连续形成硅晶片，填充氧化物膜和硅层的SOI（绝缘体上硅）衬底。 源极和漏极形成量子点和肖特基势垒。

公开(公告)号：KR100949544B1

公开(公告)日：2010-03-25

申请号：KR1020070128323

申请日：2007-12-11

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  전명심 ,  최철종 ,  김태엽 ,  오순영 ,  장문규

IPC: H01L21/336

Abstract: 본 발명은 쇼트키 장벽 단전자 트랜지스터(Schottky Barrier Single Electron Transistor) 및 그 제조 방법에 관한 것으로, 측벽 절연막을 사용하지 않고 게이트 절연막에 의해 게이트 전극과 소스/드레인간의 단락을 막을 수 있도록 구성함으로써, 양자점의 크기가 감소되어 종래의 트랜지스터에 비하여 고온에서도 동작이 가능한 것을 특징으로 한다. 또한, 종래 기술에 비하여 측벽 절연막 형성 단계를 생략할 수 있으므로 제조 공정을 단순화시킬 수 있을 뿐만 아니라, 종래의 CMOS 제조 공정과 잘 부합하므로 별도의 공정 시스템의 변경 없이 적용이 가능한 것을 특징으로 한다.
쇼트키 장벽 단전자 트랜지스터, 실리사이드

公开(公告)号：KR100891462B1

公开(公告)日：2009-04-02

申请号：KR1020070094686

申请日：2007-09-18

Applicant: 한국전자통신연구원

Inventor： 김태엽 ,  장문규 ,  이성재 ,  김약연 ,  최철종 ,  전명심

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/47

Abstract: 본 발명은 쇼트키접합(schottky junction)을 이용한 반도체 메모리 소자 및 그 구동방법에 관한 것으로, 이를 위해 본 발명은 실리콘기판의 채널영역 상부에 형성된 게이트 및 상기 실리콘기판에 형성되고, 상기 채널영역과 쇼트키접합을 형성하는 소스 및 드레인 전극을 포함하고, 상기 소스 및 드레인 전극 사이에 형성된 쇼트키장벽(schottky barrier) 안에 전하를 저장하는 반도체 메모리 소자를 제공하며, 이를 통하여, 별도의 전하저장공간을 형성할 필요가 없는 반도체 메모리 소자를 제공하는 효과가 있다.

DRAM, 쇼트키접합, 캐패시터, 금속 실리사이드

Abstract translation: 本发明涉及一种半导体存储器装置，并形成在栅极和形成在硅衬底的沟道区，所述沟道区和所述短硅衬底使用肖特基结（肖特基结），在本发明用于此目的的驱动方法 提供了一种半导体存储器件，其包括形成键结并将电荷存储在源电极和漏电极之间形成的肖特基势垒中的源电极和漏电极，从而形成单独的电荷存储空间 具有提供不需要形成的半导体存储器件的效果。

公开(公告)号：KR100770013B1

公开(公告)日：2007-10-25

申请号：KR1020060120565

申请日：2006-12-01

Applicant: 한국전자통신연구원

Inventor： 김약연 ,  이성재 ,  장문규 ,  김태엽 ,  최철종 ,  전명심 ,  박병철

IPC: H01L29/812

CPC classification number: H01L29/78618 ,  H01L29/7839

Abstract: A method of manufacturing a schottky barrier tunnel transistor is provided to prevent the damage of a spacer and to restrain the generation of a gate leakage current due to the damage of the spacer by forming a gate electrode layer and the spacer after forming source and drain regions using a silicide process. A buried oxide layer(110) is supported a support substrate. A silicon pattern(111A) and a sacrificial pattern are formed on the buried oxide layer. Source and drain regions(115) are formed on the buried oxide layer at both sidewalls of the silicon pattern. The source and drain regions are made of a metal film. An upper portion of the silicon pattern is exposed to the outside by removing the sacrificial pattern therefrom. A gate insulating layer and a gate electrode are sequentially formed on the exposed upper portion of the silicon pattern. A spacer is formed at both sidewalls of the gate electrode.

Abstract translation: 提供一种制造肖特基势垒隧道晶体管的方法，以防止间隔物的损坏，并且通过在形成源极和漏极区域之后形成栅极电极层和间隔物来抑制由于间隔物的损坏而导致的栅极漏电流的产生 使用硅化工艺。 掩埋氧化物层（110）被支撑在支撑衬底上。 在掩埋氧化物层上形成硅图案（111A）和牺牲图案。 源极和漏极区（115）形成在硅图案的两个侧壁处的掩埋氧化物层上。 源极和漏极区域由金属膜制成。 通过从其中去除牺牲图案将硅图案的上部暴露于外部。 栅极绝缘层和栅电极依次形成在硅图案的暴露的上部上。 在栅电极的两个侧壁处形成间隔物。

公开(公告)号：KR100770012B1

公开(公告)日：2007-10-25

申请号：KR1020060118986

申请日：2006-11-29

Applicant: 한국전자통신연구원

Inventor： 장문규 ,  김약연 ,  최철종 ,  전명심 ,  김태엽 ,  이성재

IPC: H01L21/338 ,  H01L27/095

CPC classification number: H01L29/8126 ,  H01L29/66409

Abstract: A schottky barrier tunnel transistor and a method of manufacturing the same are provided to obtain a thin gate insulating layer easily and to prevent the decrease of a saturated current due to a parasitic resistance by forming a gate electrode, a source region and a drain region like a schottky junction structure using a silicide layer. A gate electrode(113) is formed on a channel region of a silicon substrate in order to form a schottky junction together with the silicon substrate. Source and drain regions(115) are formed in the silicon substrate through both sides of the gate electrode. The gate electrode is composed of a metal film made of a transitional metal or a rare metal. The gate electrode is composed of a metal silicide layer. The source and drain regions are made of the metal silicide layer.

Abstract translation: 提供肖特基势垒隧道晶体管及其制造方法，以便容易地获得薄栅极绝缘层，并且通过形成栅电极，源极区和漏极区，防止由寄生电阻引起的饱和电流降低 使用硅化物层的肖特基结结构。 在硅衬底的沟道区上形成栅电极（113），以便与硅衬底一起形成肖特基结。 源极和漏极区域（115）通过栅电极的两侧形成在硅衬底中。 栅电极由过渡金属或稀有金属制成的金属膜构成。 栅电极由金属硅化物层构成。 源区和漏区由金属硅化物层制成。

公开(公告)号：KR100679224B1

公开(公告)日：2007-02-05

申请号：KR1020050105260

申请日：2005-11-04

Applicant: 한국전자통신연구원

Inventor： 최철종 ,  김용진 ,  이희덕

IPC: H01L21/24 ,  H01L21/336

Abstract: A semiconductor device and its manufacturing method are provided to reduce a sheet resistance and to improve the performance and qualities of the semiconductor device itself by forming uniformly a silicide layer using a heat treatment on a predetermined stack structure composed of a first metal film, a second metal film, a third metal film and a nitride layer. A semiconductor layer containing silicon is formed on a substrate(101). A gate insulating layer(111) is formed on the semiconductor layer. A gate electrode(112) is formed on the gate insulating layer. Source/drain regions(115) are formed in the semiconductor layer. A first metal film is formed on the resultant structure. A second metal film is formed on the first metal film. A third metal film is formed on the second metal film. A nitride layer is formed on the third metal film. A silicide layer(131) is formed on the gate electrode and the source/drain regions by performing a heat treatment on the resultant structure.

Abstract translation: 本发明提供一种半导体装置及其制造方法，其通过在由第一金属膜，第二金属膜，第二金属膜和第二金属膜构成的规定的层叠结构体上均匀地形成硅化物层来降低薄层电阻，提高半导体装置本身的性能和品质， 金属膜，第三金属膜和氮化物层。 包含硅的半导体层形成在衬底（101）上。 栅绝缘层（111）形成在半导体层上。 栅极电极（112）形成在栅极绝缘层上。 源/漏区（115）形成在半导体层中。 在所得结构上形成第一金属膜。 在第一金属膜上形成第二金属膜。 在第二金属膜上形成第三金属膜。 在第三金属膜上形成氮化物层。 通过对所得结构进行热处理，在栅电极和源/漏区上形成硅化物层（131）。

公开(公告)号：KR100912111B1

公开(公告)日：2009-08-13

申请号：KR1020070100558

申请日：2007-10-05

Applicant: 한국전자통신연구원

Inventor： 전명심 ,  장문규 ,  김약연 ,  최철종 ,  김태엽 ,  이성재

IPC: H01L27/098 ,  H01L27/095 ,  B82Y40/00

CPC classification number: H01L29/0673

Abstract: 본 발명은 소스 및 드레인 전극이 금속실리사이드로 구성되고, 나노선을 채널로 이용하는 쇼트키 장벽 나노선 전계 효과 트랜지스터(Schottky Barrier Nano Wire Field Effect Transistor) 및 그 제조방법에 관한 것으로, 이를 위해 본 발명은 기판에서 부양되어(suspended) 나노선으로 형성된 채널; 상기 채널의 양끝단과 전기적으로 연결되어 상기 기판 상부에 금속실리사이드로 형성된 소스 및 드레인 전극; 상기 채널을 둘러싸는 형태로 마련된 게이트전극 및 상기 채널과 게이트전극 사이에 형성된 게이트절연막을 포함하는 쇼트키 장벽 나노선 전계 효과 트랜지스터를 제공한다.

나노선, 탄소나노튜브, 금속실리사이드, 트랜지스터, 쇼트키 장벽

公开(公告)号：KR100864871B1

公开(公告)日：2008-10-22

申请号：KR1020070051780

申请日：2007-05-29

Applicant: 한국전자통신연구원

Inventor： 최철종 ,  장문규 ,  김약연 ,  전명심 ,  김태엽

IPC: H01L29/78 ,  H01L29/772

CPC classification number: H01L21/28229 ,  H01L21/28079 ,  H01L29/495 ,  H01L29/513 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/7833

Abstract: A method for manufacturing a semiconductor device is provided to obtain a high dielectric gate oxide by using an interface reaction between an oxide layer and a metal layer. An oxide layer(20) is formed on a silicon substrate(10). A metal layer(30) is deposited on the oxide layer. A metal silicate layer(40) is formed between the oxide layer and the metal layer by using an interface reaction between the oxide layer and the metal layer. A metal gate is formed by etching the metal silicate layer and the metal layer. An LDD(Lightly Doped Drain) region and source/drain electrodes are formed on the silicon substrate. The interface reaction is induced by performing a thermal process after the metal layer is deposited on the oxide layer or by using kinetic energy caused by a deposition process of the metal layer on the oxide layer.

Abstract translation: 提供一种制造半导体器件的方法，以通过使用氧化物层和金属层之间的界面反应来获得高电介质栅极氧化物。 在硅衬底（10）上形成氧化物层（20）。 金属层（30）沉积在氧化物层上。 通过使用氧化物层和金属层之间的界面反应，在氧化物层和金属层之间形成金属硅酸盐层（40）。 通过蚀刻金属硅酸盐层和金属层形成金属栅极。 在硅衬底上形成LDD（轻掺杂漏极）区域和源/漏电极。 在金属层沉积在氧化物层上之后或通过使用由氧化物层上的金属层的沉积工艺引起的动能，通过进行热处理来诱导界面反应。

公开(公告)号：KR1020080051030A

公开(公告)日：2008-06-10

申请号：KR1020070100558

申请日：2007-10-05

Applicant: 한국전자통신연구원

Inventor： 전명심 ,  장문규 ,  김약연 ,  최철종 ,  김태엽 ,  이성재

IPC: H01L27/098 ,  H01L27/095 ,  B82Y40/00

CPC classification number: H01L29/0673

Abstract: A schottky barrier nano-wire field effect transistor and a manufacturing method thereof are provided to secure thermal stability by forming a source/drain electrode using metal silicide when the source/drain electrode is jointed to a nano-wire. A channel(140) made of nano-wire is formed on a substrate(100). A source/drain electrode(150) made of metal silicide is formed on the upper surface of a substrate, and is electrically connected to both ends of the channel. A gate electrode(170) is formed to enclose the channel, and a gate insulating layer(160) is formed between the channel and the gate electrode. The nano-wire is made of any one selected from a group consisting of ZnO, V2O5, GaN and AlN.

Abstract translation: 提供肖特基势垒纳米线场效应晶体管及其制造方法，用于通过在源/漏电极连接到纳米线时通过使用金属硅化物形成源极/漏极来确保热稳定性。 在衬底（100）上形成由纳米线制成的通道（140）。 由金属硅化物制成的源极/漏极（150）形成在衬底的上表面上，并且电连接到沟道的两端。 形成栅电极（170）以包围沟道，并且在沟道和栅电极之间形成栅极绝缘层（160）。 纳米线由选自ZnO，V2O5，GaN和AlN的任何一种制成。