公开(公告)号：DE112023000677T5

公开(公告)日：2025-01-16

申请号：DE112023000677

申请日：2023-01-20

Applicant: APPLE INC

Inventor： KOLOR SERGIO ,  ZIMET LIOR ,  KAHN OPHER D ,  TAMARI ERAN ,  ZEMER TZACH ,  HAMMARLUND PER H

IPC: H04L49/35

Abstract: In einer Ausführungsform schließt ein System eine Vielzahl von integrierten Schaltungen mit Teilmengen einer Vielzahl von Agenten ein. Die Vielzahl von integrierten Schaltungen kann Netzwerksegmente aufweisen, die vollständig (z. B. zur Gänze) innerhalb der jeweiligen integrierten Schaltungen implementiert sind, und kann Segment-zu-Segment (S2S)-Netzwerkschnittstellenschaltungen aufweisen, um andere Netzwerksegmente einer Vielzahl von Netzwerksegmenten zu koppeln, die ein Netzwerk inmitten der Vielzahl von Agenten bilden.

公开(公告)号：AU2022332113A1

公开(公告)日：2024-03-07

申请号：AU2022332113

申请日：2022-08-23

Applicant: APPLE INC

Inventor： HAMMARLUND PER ,  ZIMET LIOR ,  KOLOR SERGIO ,  LAHAV SAGI ,  VASH JAMES ,  GARG GAURAV ,  KUZI TAL ,  GONION JEFFRY ,  TUCKER CHARLES ,  LEVY-RUBIN LITAL ,  DAVIDOV DANY ,  FISHWICK STEVEN ,  LESHEM NIR ,  PILIP MARK ,  WILLIAMS III ,  KAUSHIKKAR HARSHAVARDHAN ,  SRIDHARAN SRINIVASA ,  TAMARI ERAN ,  TOTA SERGIO ,  REDSHAW JONATHAN ,  HUTSELL STEVEN ,  FUKAMI SHAWN ,  GUNNA RAMESH

IPC: G06F3/06 ,  G06F13/10 ,  G06F15/78

Abstract: A system including a plurality of processor cores, a plurality of graphics processing units, a plurality of peripheral circuits, and a plurality of memory controllers is configured to support scaling of the system using a unified memory architecture. An interconnect fabric included in the system includes at least two networks having heterogeneous interconnect topologies. The at least two networks include a coherent network interconnecting the processor cores and the plurality of memory controllers.

公开(公告)号：DE102022109273A1

公开(公告)日：2022-10-20

申请号：DE102022109273

申请日：2022-04-14

Applicant: APPLE INC

Inventor： KOLOR SERGIO ,  TOTA SERGIO V ,  ZEMER TZACH ,  LAHAV SAGI ,  REDSHAW JONATHAN M ,  HAMMARLUND PER H ,  TAMARI ERAN ,  VASH JAMES ,  GARG GAURAV

IPC: H04L49/15 ,  H01L27/06

Abstract: In einer Ausführungsform umfasst ein System-on-a-Chip (SOC) einen Halbleiter-Die, auf dem eine Schaltlogik gebildet ist, wobei die Schaltlogik eine Vielzahl von Agenten und eine Vielzahl von Netzwerkschaltern, die mit der Vielzahl von Agenten gekoppelt sind, umfasst. Die Vielzahl von Netzwerkschaltern sind miteinander verbunden, um eine Vielzahl von physisch und logisch unabhängigen Netzwerken zu bilden. Ein erstes Netzwerk der Vielzahl von physisch und logisch unabhängigen Netzwerken ist gemäß einer ersten Topologie aufgebaut, und ein zweites Netzwerk der Vielzahl von physisch und logisch unabhängigen Netzwerken ist gemäß einer zweiten Topologie, die sich von der ersten Topologie unterscheidet, aufgebaut. Zum Beispiel kann die erste Topologie eine Ringtopologie und kann die zweite Topologie eine Maschentopologie sein. In einer Ausführungsform kann eine Kohärenz auf dem ersten Netzwerk durchgesetzt werden, und das zweite Netzwerk kann ein Netzwerk mit gelockerter Sortierung sein.

公开(公告)号：DE112022000550T5

公开(公告)日：2023-11-23

申请号：DE112022000550

申请日：2022-03-04

Applicant: APPLE INC

Inventor： KOLOR SERGIO ,  DAVIDOV DANY ,  PILIP MARK ,  LESHEM NIR ,  ZIMET LIOR

IPC: G06F13/40 ,  G06F30/394 ,  H01R24/00

Abstract: Ein System schließt eine erste Instanz und eine zweite Instanz einer integrierten Schaltung ein. Die integrierten Schaltungen schließen jeweilige externe Schnittstellen mit einem physischen Stiftlayout ein, das Sende- und Empfangsstifte für einen bestimmten Bus, die sich in komplementären Positionen relativ zu einer Symmetrieachse befinden, aufweist. Die externen Schnittstellen der ersten und der zweiten Instanz der integrierten Schaltung sind so positioniert, dass die Sende- und Empfangsstifte für das gegebene E/A-Signal auf der ersten Instanz jeweils an den Empfangs- und Sendestiften für das gegebene E/A-Signal auf der zweiten Instanz ausgerichtet sind.