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    buffer de escrita de combinação com medidas de esvaziamento dinamicamente ajustáveis
    1.
    发明专利
    buffer de escrita de combinação com medidas de esvaziamento dinamicamente ajustáveis 未知

    公开(公告)号：BR112013003850A2

    公开(公告)日：2016-07-05

    申请号：BR112013003850

    申请日：2011-08-11

    Applicant: APPLE INC

    Inventor： BEAUMONT-SMITH ANDREW J ,  LILLY BRIAN P ,  PATWARDHAN JAIDEV P ,  BANNON PETER J ,  GUNNA RAMESH ,  WEN SHIH-CHIEH R ,  YEH TSE-YU ,  LIEN WEI-HAN

    IPC: G06F13/00

    Abstract: buffer de escrita de combinação com medidas de esvaziamento dinamicamente ajustáveis. a presente invenção refere-se a um buffer de escrita de combinação que, em uma modalidade, é configurado para manter uma ou mais medidas de esvaziamento para determinar quando é para transmitir operações de escrita a partir de entradas de buffer. o buffer de escrita de combinação pode ser configurado para modificar dinamicamente as medidas de esvaziamento, em resposta a uma atividade no buffer de escrita, modificando as condições segundo as quais as operações de escrita são transmitidas a partir do buffer de escrita para o próximo nível mais baixo de memória. por exemplo, em uma implementação, as medidas de esvaziamento podem incluir entradas de buffer de escrita de categorização, tais como "colapsado". uma entrada de buffer de escrita colapsado e as operações de escrita colapsadas ali podem incluir pelo menos uma operação de escrita que tenha dados sobrescritos que foram escritos por uma operação de escrita prévia na entrada de buffer. em uma outra implementação, a combinação do buffer de escrita pode manter o limite de ocupação plena de buffer como uma medida de esvaziamento e pode ajustá-lo ao longo do tempo, com base na ocupação plena de buffer real.

    CONMUTADOR DE DIRECCION NO BLOQUEANTE CON COLAS SUPERFICIALES POR AGENTE.
    2.
    发明专利
    CONMUTADOR DE DIRECCION NO BLOQUEANTE CON COLAS SUPERFICIALES POR AGENTE. 未知

    公开(公告)号：ES2354748T3

    公开(公告)日：2011-03-17

    申请号：ES06801345

    申请日：2006-08-11

    Applicant: APPLE INC

    Inventor： SUBRAMANIAN SRIDHAR P ,  KELLER JAMES B ,  YIU GEORGE KONG ,  WADHAWAN RUCHI ,  GUNNA RAMESH

    IPC: G06F13/40 ,  G06F13/362

    Abstract: Un sistema (10) que comprende: una pluralidad de agentes (12A-12D); una interconexión (16); y un conmutador (14) acoplado a la pluralidad de agentes y a la interconexión, en el que e conmutador comprende una pluralidad de ubicaciones de almacenamiento (30A-30B), y en el que la pluralidad de ubicaciones de almacenamiento se configuran para almacenar una pluralidad de solicitudes transmitidas por la pluralidad de agentes al conmutador, y en el que el conmutador se configura para arbitrar entre la pluralidad de solicitudes almacenadas en la pluralidad de ubicaciones de almacenamiento, y en el que el conmutador se configura para transmitir en la interconexión una solicitud seleccionada, en el que la solicitud seleccionada es una ganadora del arbitraje; caracterizado porque: la interconexión incluye uno o más dispositivos de almacenamiento temporizado (20B-20I) acoplados entre el conmutador y cada uno de la pluralidad de agentes que recibe las solicitudes en la interconexión, y en el que una serie de uno o más dispositivos de almacenamiento temporizado se basa en un tiempo de vuelo de la solicitud al agente receptor más alejado del conmutador, y en el que un número igual de dispositivos de almacenamiento temporizado se incluye entre el conmutador y cada uno de la pluralidad de agentes, incluso aunque por lo menos uno de la pluralidad de agentes tenga un tiempo de vuelo más corto del conmutador para las solicitudes.

    LATENCY REDUCTION FOR CACHE COHERENT BUS-BASED CACHE
    3.
    发明专利
    LATENCY REDUCTION FOR CACHE COHERENT BUS-BASED CACHE 未知

    公开(公告)号：HK1140282A1

    公开(公告)日：2010-10-08

    申请号：HK10106689

    申请日：2010-07-09

    Applicant: APPLE INC

    Inventor： LILLY BRIAN P ,  SUBRAMANIAN SRIDHAR P ,  GUNNA RAMESH

    IPC: G06F20060101

    Abstract: In one embodiment, a system comprises a plurality of agents coupled to an interconnect and a cache coupled to the interconnect. The plurality of agents are configured to cache data. A first agent of the plurality of agents is configured to initiate a transaction on the interconnect by transmitting a memory request, and other agents of the plurality of agents are configured to snoop the memory request from the interconnect. The other agents provide a response in a response phase of the transaction on the interconnect. The cache is configured to detect a hit for the memory request and to provide data for the transaction to the first agent prior to the response phase and independent of the response.

    Combining write buffer with dynamically adjustable flush metrics
    5.
    发明专利
    Combining write buffer with dynamically adjustable flush metrics 未知

    公开(公告)号：AU2011292293B2

    公开(公告)日：2014-02-06

    申请号：AU2011292293

    申请日：2011-08-11

    Applicant: APPLE INC

    Inventor： BANNON PETER J ,  BEAUMONT-SMITH ANDREW J ,  GUNNA RAMESH ,  LIEN WEI-HAN ,  PATWARDHAN JAIDEV P ,  LILLY BRIAN P ,  WEN SHIH-CHIEH R ,  YEH TSE-YU

    IPC: G06F13/00

    Abstract: In an embodiment, a combining write buffer is configured to maintain one or more flush metrics to determine when to transmit write operations from buffer entries. The combining write buffer may be configured to dynamically modify the flush metrics in response to activity in the write buffer, modifying the conditions under which write operations are transmitted from the write buffer to the next lower level of memory. For example, in one implementation, the flush metrics may include categorizing write buffer entries as "collapsed." A collapsed write buffer entry, and the collapsed write operations therein, may include at least one write operation that has overwritten data that was written by a previous write operation in the buffer entry. In another implementation, the combining write buffer may maintain the threshold of buffer fullness as a flush metric and may adjust it over time based on the actual buffer fullness.

    REDUCCION DE LATENCIA PARA MEMORIA TEMPORAL BASADA EN BUS COHERENTE DE MEMORIA TEMPORAL.
    6.
    发明专利
    REDUCCION DE LATENCIA PARA MEMORIA TEMPORAL BASADA EN BUS COHERENTE DE MEMORIA TEMPORAL. 未知

    公开(公告)号：ES2370749T3

    公开(公告)日：2011-12-22

    申请号：ES08756742

    申请日：2008-06-05

    Applicant: APPLE INC

    Inventor： LILLY BRIAN P ,  SUBRAMANIAN SRIDHAR P ,  GUNNA RAMESH

    IPC: G06F12/08

    Abstract: Un sistema que comprende: una pluralidad de agentes configurados para almacenar temporalmente datos, en el que la pluralidad de agentes están acoplados a una interconexión; y una memoria temporal acoplada a la interconexión; en el que un primer agente de la pluralidad de agentes se configura para iniciar una transacción en la interconexión mediante la transmisión de una solicitud de memoria, y en el que otros agentes de la pluralidad de agentes son configurados para examinar la solicitud de memoria de la interconexión y proporcionar una respuesta en una fase de respuesta de la transacción en la interconexión, caracterizado porque la memoria temporal se configura para detectar un acierto para la solicitud de memoria y proporcionar datos para la transacción al primer agente antes de la fase de respuesta e independientemente de la respuesta.

    COMBINACION DE MEMORIA TEMPORAL DE ESCRITURA CON METRICAS DE VACIADO DINAMICAMENTE AJUSTABLES.
    7.
    发明专利
    COMBINACION DE MEMORIA TEMPORAL DE ESCRITURA CON METRICAS DE VACIADO DINAMICAMENTE AJUSTABLES. 未知

    公开(公告)号：MX2013001941A

    公开(公告)日：2013-03-18

    申请号：MX2013001941

    申请日：2011-08-11

    Applicant: APPLE INC

    Inventor： LILLY BRIAN P ,  BANNON PETER J ,  BEAUMONT-SMITH ANDREW J ,  GUNNA RAMESH ,  LIEN WEI-HAN ,  PATWARDHAN JAIDEV P ,  WEN SHIH-CHIEH R ,  YEH TSE-YU

    IPC: G06F13/00

    Abstract: En una modalidad, una combinación de memoria temporal de escritura se configura para mantener una o más métricas de vaciado para determinar cuándo se transmiten las operaciones de escritura desde las entradas de la memoria temporal. La combinación de la memoria temporal de escritura puede configurarse para modificar dinámicamente las métricas de vaciado en respuesta a la actividad en la memoria temporal de escritura, modificando las condiciones bajo las cuales las operaciones de escritura se transmiten desde la memoria temporal de escritura al siguiente nivel menor de memoria. Por ejemplo, en una implementación, las métricas de vaciado pueden incluir categorizar las entradas de la memoria temporal de escritura como "colapsadas". Una entrada de memoria temporal de escritura colapsada y las operaciones de escritura colapsadas en la misma, pueden incluir al menos una operación de escritura que tiene datos sobre escritos que se escribieron por una operación de escritura previa en la entrada de la memoria temporal. En otra implementación, la combinación de la memoria temporal de escritura puede mantener el inicio de la plenitud del vaciado como una métrica de vaciado y puede ajustarlo en el tiempo con base en la plenitud de vaciado real.

    Combining write buffer with dynamically adjustable flush metrics
    8.
    发明专利
    Combining write buffer with dynamically adjustable flush metrics 未知

    公开(公告)号：AU2011292293A1

    公开(公告)日：2013-02-21

    申请号：AU2011292293

    申请日：2011-08-11

    Applicant: APPLE INC

    Inventor： BANNON PETER J ,  BEAUMONT-SMITH ANDREW J ,  GUNNA RAMESH ,  LIEN WEI-HAN ,  PATWARDHAN JAIDEV P ,  LILLY BRIAN P ,  WEN SHIH-CHIEH R ,  YEH TSE-YU

    IPC: G06F13/00

    Abstract: In an embodiment, a combining write buffer is configured to maintain one or more flush metrics to determine when to transmit write operations from buffer entries. The combining write buffer may be configured to dynamically modify the flush metrics in response to activity in the write buffer, modifying the conditions under which write operations are transmitted from the write buffer to the next lower level of memory. For example, in one implementation, the flush metrics may include categorizing write buffer entries as "collapsed." A collapsed write buffer entry, and the collapsed write operations therein, may include at least one write operation that has overwritten data that was written by a previous write operation in the buffer entry. In another implementation, the combining write buffer may maintain the threshold of buffer fullness as a flush metric and may adjust it over time based on the actual buffer fullness.

    9.
    发明专利
    未知

    公开(公告)号：AT520081T

    公开(公告)日：2011-08-15

    申请号：AT08756742

    申请日：2008-06-05

    Applicant: APPLE INC

    Inventor： LILLY BRIAN P ,  SUBRAMANIAN SRIDHAR P ,  GUNNA RAMESH

    IPC: G06F12/08

    Abstract: In one embodiment, a system comprises a plurality of agents coupled to an interconnect and a cache coupled to the interconnect. The plurality of agents are configured to cache data. A first agent of the plurality of agents is configured to initiate a transaction on the interconnect by transmitting a memory request, and other agents of the plurality of agents are configured to snoop the memory request from the interconnect. The other agents provide a response in a response phase of the transaction on the interconnect. The cache is configured to detect a hit for the memory request and to provide data for the transaction to the first agent prior to the response phase and independent of the response.

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