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    Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird
    2.
    发明专利
    Leckstromsteuerung in Feldeffekttransistoren auf der Grundlage einer Implantationssorte, die lokal an der STI-Kante eingeführt wird 未知

    公开(公告)号：DE102009035409B4

    公开(公告)日：2013-06-06

    申请号：DE102009035409

    申请日：2009-07-31

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： KAMMLER THORSTEN ,  WIATR MACIEJ ,  BOSCHKE ROMAN ,  JAVORKA PETER

    IPC: H01L27/092 ,  H01L21/283 ,  H01L21/762 ,  H01L21/8244 ,  H01L27/11

    Abstract: Verfahren mit: Bilden eines Isolationsgrabens in einem Halbleitermaterial eines Halbleiterbauelements, wobei der Isolationsgraben eine Seitenwand besitzt, die an ein aktives Gebiet eines ersten Transistors einer Speicherzelle des Halbleiterbauelements angrenzt, wobei die Seitenwand das aktive Gebiet in einer Längsrichtung begrenzt; Einführen einer Implantationssorte in einen Bereich des aktiven Gebiets durch zumindest einen Teil der Seitenwand, wobei die Implantationssorte sich mit einer spezifizierten Tiefe und bis zu einem spezifizierten Abstand zu der Seitenwand entlang der Längsrichtung in das aktive Gebiet erstreckt; Füllen des Isolationsgrabens mit einem isolierenden Material nach dem Einführen der Implantationssorte, um eine Isolationsstruktur zu bilden; Bilden des ersten Transistors in und über dem aktiven Gebiet; Bilden eines Teils einer Gateelektrode eines zweiten Transistors der Speicherzelle über der Isolationsstruktur; Bilden eines dielektrischen Materials, so dass der erste Transistor und der zweite Transistor umschlossen werden; und Bilden eines Kontaktelements in dem dielektrischen Material, wobei das Kontaktelement das aktive Gebiet und den Teil der Gateelektrode des zweiten Transistors verbindet.

    Verfahren zum Reduzieren der Topographie in Isolationsgebieten eines Halbleiterbauelements durch Anwenden einer Abscheide/Ätzsequenz vor der Herstellung des Zwischenschichtdielektrikums
    4.
    发明专利
    Verfahren zum Reduzieren der Topographie in Isolationsgebieten eines Halbleiterbauelements durch Anwenden einer Abscheide/Ätzsequenz vor der Herstellung des Zwischenschichtdielektrikums 未知

    公开(公告)号：DE102010038746B4

    公开(公告)日：2013-11-14

    申请号：DE102010038746

    申请日：2010-07-30

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： RICHTER RALF ,  JAVORKA PETER ,  FROHBERG KAI

    IPC: H01L21/283 ,  H01L21/302 ,  H01L21/306 ,  H01L21/314 ,  H01L21/8238 ,  H01L23/52 ,  H01L27/092

    Abstract: Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: Bilden einer dielektrischen Materialschicht über einem Halbleitergebiet und einem Isolationsgebiet, wobei das Halbleitergebiet und das Isolationsgebiet darauf ausgebildet eine oder mehrere Leitungen besitzen, und wobei das Isolationsgebiet Vertiefungen aufweist; Ausführen eines Abtragungsprozesses derart, dass die dielektrische Materialschicht zumindest von einem Bereich des Halbleitergebiets abgetragen wird und derart, dass ein Teil der dielektrischen Materialschicht in den Vertiefungen des Isolationsgebiets bewahrt wird; Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet nach der Bildung des dielektrischen Materials; nach dem Bilden der Drain- und Sourcegebiete, Bilden einer zweiten dielektrischen Materialschicht über dem Halbleitergebiet und dem Isolationsgebiet und Ausführen eines zweiten Abtragungsprozesses derart, dass das zweite dielektrische Material zumindest von einem zweiten Bereich des Halbleitergebiets entfernt wird und derart dass ein Teil der zweiten dielektrischen Materialschicht in den Vertiefungen des Isolationsgebiets bewahrt wird; und nach dem Bilden des zweiten dielektrischen Materials, Bilden eines dielektrischen Zwischenschichtmaterialssystems über dem Halbleitergebiet und dem Isolationsgebiet nach dem Ausführen des Abtragungsprozesses.

    Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials
    7.
    发明专利
    Unterschiedliche Schwellwertspannungseinstellung in PMOS-Transistoren durch unterschiedliche Herstellung eines Kanalhalbleitermaterials 未知

    公开(公告)号：DE102010063781B4

    公开(公告)日：2016-08-11

    申请号：DE102010063781

    申请日：2010-12-21

    Applicant: GLOBALFOUNDRIES DRESDEN MOD 1 ,  GLOBALFOUNDRIES INC

    Inventor： JAVORKA PETER ,  WIATR MACIEJ ,  KRONHOLZ STEPHAN-DETLEF

    IPC: H01L21/8234 ,  H01L27/088 ,  H01L27/092

    Abstract: Verfahren mit: Bilden einer schwellwertspannungseinstellenden Halbleiterlegierung auf einem ersten Halbleitergebiet, während ein zweites Halbleitergebiet maskiert ist, wobei Bilden der schwellwertspannungseinstellenden Halbleiterlegierung Bilden eines silizium- und germaniumenthaltenden Halbleitermaterials umfasst; Bilden einer ersten Gateelektrodenstruktur eines ersten p-Kanaltransistors mit einer ersten Gatelänge über dem ersten Halbleitergebiet, das die schwellwertspannungseinstellende Halbleiterlegierung aufweist; Bilden einer zweiten Gateelektrodenstruktur eines zweiten p-Kanaltransistors mit einer zweiten Gatelänge, die kleiner ist als die erste Gatelänge, auf dem zweiten Halbleitergebiet, wobei die erste und die zweite Gateelektrodenstruktur ein dielektrisches Material mit großem ε enthalten, wobei die zweite Gatelänge 50 nm oder kleiner ist; Ausführen einer Wannenimplantationssequenz derart, dass die maximale Wannendotierstoffkonzentration vor dem Bilden der ersten und der zweiten Gateelektrodenstruktur eingestellt wird; Bilden eines ersten Drain- und Sourcegebiets in dem ersten Halbleitergebiet; und Bilden eines zweiten Drain- und Sourcegebiets in dem zweiten Halbleitergebiet, wobei die ersten und zweiten Drain- und Sourcegebiete die gleiche Leitfähigkeitsart besitzen.

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