公开(公告)号：DE102019210597A1

公开(公告)日：2020-01-23

申请号：DE102019210597

申请日：2019-07-18

Applicant: GLOBALFOUNDRIES INC

Inventor： ZANG HUI ,  TAN CHUNG FOONG ,  XU GUOWEI ,  WANG HAITING ,  ZHONG YUE ,  XIE RUILONG ,  LEE TEK PO RINUS ,  BEASOR SCOTT

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088

Abstract: Ein hierin offenbartes anschauliches Verfahren umfasst ein Bilden eines low-k-Seitenwandabstandhalters an gegenüberliegenden Seitenwänden einer Gatestruktur, ein Bilden von Kontaktätzstoppschichten (CESLs) an dem low-k-Seitenwandabstandhalter in den Source/Drain-Bereichen des Transistors und ein Bilden eines ersten isolierenden Material über den CESLs. In diesem Beispiel umfasst das Verfahren auch ein Aussparen des ersten isolierenden Materials, um im Wesentlichen vertikal orientierte Abschnitte der CESLs freizulegen, wobei ein Abschnitt einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der CESLs entfernt wird, um getrimmte CESLs zu bilden, und ein Bilden eines high-k-Abstandhalters an gegenüberliegenden Seiten der Gatestruktur, wobei zumindest ein Abschnitt des high-k-Abstandhalters seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der getrimmten CESLs angeordnet ist.

公开(公告)号：DE102019207381A1

公开(公告)日：2019-12-24

申请号：DE102019207381

申请日：2019-05-21

Applicant: GLOBALFOUNDRIES INC

Inventor： XU GUOWEI ,  ZANG HUI ,  WANG HAITING ,  BEASOR SCOTT

IPC: H01L23/522 ,  H01L21/283 ,  H01L21/336 ,  H01L21/768 ,  H01L27/088 ,  H01L29/78

Abstract: Verschiedene Prozesse bilden verschiedene Strukturen, einschließlich beispielhafter Vorrichtungen, die (unter anderen Komponenten) eine erste Schicht mit Kanalbereichen, Source/Drain-Strukturen in der ersten Schicht an gegenüberliegenden Seiten der Kanalbereiche, einen Gate-Isolator auf dem Kanalbereich und einen Gate-Stapel auf dem Gate-Isolator umfassen. Der Gate-Stapel kann einen Gate-Leiter und einen Stapelisolator oder einen Gatekontakt auf dem Gate-Leiter umfassen. Der Gate-Stapel weist untere Seitenwände neben den Source/Drain-Strukturen und obere Seitenwände distal zu den Source/Drain-Strukturen auf. Ferner befinden sich untere Abstandshalter zwischen den Source/Drain-Kontakten und den unteren Seitenwänden des Gate-Stapels; und obere Abstandshalter zwischen den Source/Drain-Kontakten und den oberen Seitenwänden des Gate-Stapels. In einigen Strukturen können die oberen Abstandshalter die unteren Abstandshalter teilweise überlappen.

公开(公告)号：DE102019204967A1

公开(公告)日：2019-11-14

申请号：DE102019204967

申请日：2019-04-08

Applicant: GLOBALFOUNDRIES INC

Inventor： WANG HAITING ,  LU RONGTAO ,  CHANG CHIH-CHIANG ,  XU GUOWEI ,  ZANG HUI ,  BEASOR SCOTT ,  XIE RUILONG

IPC: H01L29/78 ,  H01L21/336

Abstract: Die vorliegenden Angaben beziehen sich auf Halbleiterstrukturen und insbesondere auf angeschrägte Austauschgatestrukturen sowie auf Herstellungsverfahren. Die Struktur umfasst: ein zurückgesetztes Gatedielektrikumsmaterial in einer Grabenstruktur; mehrere zurückgesetzte Austrittsarbeitsmaterialien innerhalb der Grabenstruktur auf dem zurückgesetzten Gatedielektrikumsmaterial; mehrere zusätzliche Austrittsarbeitsmaterialien innerhalb der Grabenstruktur, die sich oberhalb des zurückgesetzten Gatedielektrikumsmaterials und der mehreren zurückgesetzten Austrittsarbeitsmaterialien befinden; ein Gatemetall innerhalb der Grabenstruktur und über den mehreren zusätzlichen Austrittsarbeitsmaterialien, wobei das Gatemetall und die mehreren zusätzlichen Austrittsarbeitsmaterialien eine flache Oberfläche unterhalb einer oberen Oberfläche der Grabenstruktur haben; und ein Deckmaterial über dem Gatematerial und den mehreren zusätzlichen Austrittsarbeitsmaterialien.

公开(公告)号：DE102019206975A1

公开(公告)日：2019-11-21

申请号：DE102019206975

申请日：2019-05-14

Applicant: GLOBALFOUNDRIES INC

Inventor： ZHANG HUI ,  XIE RUILONG ,  BEASOR SCOTT

IPC: H01L27/088 ,  H01L21/336 ,  H01L21/8234

Abstract: Ein Verfahren zum Herstellen eines FinFET, um elektrische Kurzschlüsse zwischen Gate-Kontakt und Grabensilizid (TS) zu verhindern. Ausführungsformen umfassen ein Bilden eines FinFETs über einem Substrat, wobei der FinFET einen S/D-Epi-Bereich umfasst, der an den Seiten eines Gates gebildet ist; ein Bilden einer α-Si-Schicht in einer Vertiefung über dem S/D-Epi; ein Bilden einer Oxidschicht über der α-Si-Schicht; ein Bilden einer Nicht-TS-Isolationsöffnung über dem Substrat; ein Bilden einer Schicht mit niedriger Dielektrizitätskonstante in der Nicht-TS-Isolationsöffnung; ein Entfernen der Oxidschicht und der α-Si-Schicht; ein Bilden einer Öffnung über dem Gate und einer Öffnung über dem S/D-Epi-Bereich; und ein Bilden eines Gate-Kontakts in der Öffnung über dem Gate und eines S/D-Epi-Kontakts über der Öffnung über dem S/D-Epi-Bereich.