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    FINFET MIT ISOLIERENDEN SCHICHTEN ZWISCHEN DEM GATE UND SOURCE/DRAIN-KONTAKTEN
    1.
    发明专利
    FINFET MIT ISOLIERENDEN SCHICHTEN ZWISCHEN DEM GATE UND SOURCE/DRAIN-KONTAKTEN 未知

    公开(公告)号：DE102019215248A1

    公开(公告)日：2020-04-09

    申请号：DE102019215248

    申请日：2019-10-02

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZANG HUI ,  ECONOMIKOS LAERTIS ,  PANDEY SHESH MANI ,  PARK CHANRO ,  XIE RUILONG

    IPC: H01L29/78 ,  H01L21/336 ,  H01L27/088

    Abstract: Prozesse bilden integrierte Schaltkreisvorrichtungen, die parallele Finnen umfassen, wobei die Finnen in einer ersten Richtung strukturiert sind. Parallele Gatestrukturen kreuzen die Finnen in einer zweiten Richtung, die zu der ersten Richtung senkrecht ist, wobei die Gatestrukturen einen unteren Teil neben den Finnen und einen von den Finnen entfernten oberen Teil aufweisen. Auf den Finnen befinden sich zwischen den Gatestrukturen Source/Drain-Strukturen. Auf den Source/Drain-Strukturen sind Source/Drain-Kontakte angeordnet, und mehrere Isolatorschichten sind zwischen den Gatestrukturen und den Source/Drain-Kontakten angeordnet. Zusätzliche obere Seitenwandabstandshalter sind zwischen dem oberen Teil der Gatestrukturen und den mehreren Isolatorschichten angeordnet.

    Feldeffekttransistoren mit multiplen Gatelängen
    2.
    发明专利
    Feldeffekttransistoren mit multiplen Gatelängen 未知

    公开(公告)号：DE102019206113A1

    公开(公告)日：2019-12-05

    申请号：DE102019206113

    申请日：2019-04-29

    Applicant: GLOBALFOUNDRIES INC

    Inventor： FROUGIER JULIEN ,  XIE RUILONG

    IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8234

    Abstract: Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden von Strukturen für einen Feldeffekttransistor. Eine Halbleiterfinne mit einem Kanalbereich, einem über dem Kanalbereich der Halbleiterfinne angeordneten Nanodraht, einem mit dem Kanalbereich der Halbleiterfinne und dem Nanodraht verbundenen Source/Drain-Bereich und einer Gatestruktur, die mit dem Kanalbereich der Halbleiterfinne und dem Nanodraht überlappt. Der Nanodraht weist eine erste Gatelänge auf und der Kanalbereich der Halbleiterfinne weist eine zweite Gatelänge auf, die größer ist als die erste Gatelänge.

    VERFAHREN ZUM BILDEN VON LEITFÄHIGEN STRUKTUREN MIT UNTERSCHIEDLICHEN MATERIALZUSAMMENSETZUNGEN IN EINER METALLISIERUNGSSCHICHT
    3.
    发明专利
    VERFAHREN ZUM BILDEN VON LEITFÄHIGEN STRUKTUREN MIT UNTERSCHIEDLICHEN MATERIALZUSAMMENSETZUNGEN IN EINER METALLISIERUNGSSCHICHT 未知

    公开(公告)号：DE102017203568A1

    公开(公告)日：2017-09-07

    申请号：DE102017203568

    申请日：2017-03-06

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZHANG XUNYUAN ,  XIE RUILONG ,  KAMINENI VIMAL

    IPC: H01L21/768

    Abstract: Ein hierin offenbartes anschauliches Verfahren umfasst u. a. ein Bilden eines ersten Grabens und eines zweiten Grabens in einer Schicht aus isolierendem Material, wobei der erste Graben eine erste seitliche kritische Dimension aufweist, der zweite Graben eine zweite seitliche kritische Dimension aufweist, die größer ist als die erste seitliche kritische Dimension des ersten Grabens, ein Bilden einer ersten leitfähigen Struktur in dem ersten Graben, wobei ein erstes Metallkörpermaterial einen erste Hauptkomponentenabschnitt der ersten leitfähigen Struktur bildet, und ein Bilden einer zweiten leitfähigen Struktur in dem zweiten Graben, wobei das zweite Metallkörpermaterial einen Hauptkomponentenabschnitt der zweiten leitfähigen Struktur bildet, und wobei das erste Metallkörpermaterial und das zweite Metallkörpermaterial unterschiedliche Materialien sind.

    Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung
    5.
    发明专利
    Verfahren zum Bilden von Abstandhaltern neben Gatestrukturen einer Transistorvorrichtung 未知

    公开(公告)号：DE102019210597A1

    公开(公告)日：2020-01-23

    申请号：DE102019210597

    申请日：2019-07-18

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZANG HUI ,  TAN CHUNG FOONG ,  XU GUOWEI ,  WANG HAITING ,  ZHONG YUE ,  XIE RUILONG ,  LEE TEK PO RINUS ,  BEASOR SCOTT

    IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088

    Abstract: Ein hierin offenbartes anschauliches Verfahren umfasst ein Bilden eines low-k-Seitenwandabstandhalters an gegenüberliegenden Seitenwänden einer Gatestruktur, ein Bilden von Kontaktätzstoppschichten (CESLs) an dem low-k-Seitenwandabstandhalter in den Source/Drain-Bereichen des Transistors und ein Bilden eines ersten isolierenden Material über den CESLs. In diesem Beispiel umfasst das Verfahren auch ein Aussparen des ersten isolierenden Materials, um im Wesentlichen vertikal orientierte Abschnitte der CESLs freizulegen, wobei ein Abschnitt einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der CESLs entfernt wird, um getrimmte CESLs zu bilden, und ein Bilden eines high-k-Abstandhalters an gegenüberliegenden Seiten der Gatestruktur, wobei zumindest ein Abschnitt des high-k-Abstandhalters seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der getrimmten CESLs angeordnet ist.

    STRUKTUREN AUS DEM MITTLEREN BEREICH DER FERTIGUNGSLINIE
    8.
    发明专利
    STRUKTUREN AUS DEM MITTLEREN BEREICH DER FERTIGUNGSLINIE 未知

    公开(公告)号：DE102018208546A1

    公开(公告)日：2019-08-22

    申请号：DE102018208546

    申请日：2018-05-30

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZANG HUI ,  XIE RUILONG

    IPC: H01L29/43 ,  H01L21/283 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/41

    Abstract: Die vorliegende Offenbarung betrifft generell Halbleiterstrukturen und insbesondere Strukturen und Herstellungsverfahren aus dem mittleren Bereich der Fertigungslinie. Die Strukturen weisen auf: mehrere Gate-Strukturen mit Source- und Drain-Gebieten; Kontakte, die mit den Source- und Drain-Gebieten verbunden sind; Kontakte, die mit den Gate-Strukturen verbunden sind und die zu den Kontakten, die mit den Source- und Drain-Gebieten verbunden sind, versetzt sind; und Zwischenverbindungsstrukturen in elektrischem Kontakt mit den Kontakten der Gate-Strukturen und den Kontakten der Source- und Drain-Gebiete.

    Reparierte Maskenstrukturen und resultierende darunterliegende strukturierte Strukturen
    9.
    发明专利
    Reparierte Maskenstrukturen und resultierende darunterliegende strukturierte Strukturen 未知

    公开(公告)号：DE102018203377A1

    公开(公告)日：2019-07-04

    申请号：DE102018203377

    申请日：2018-03-07

    Applicant: GLOBALFOUNDRIES INC

    Inventor： ZHANG XUNYUAN ,  XIE RUILONG ,  QI YI

    IPC: H01L21/768 ,  H01L21/822 ,  H01L29/06

    Abstract: Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere Schnittrandstrukturen und Herstellungsverfahren. Das Verfahren umfasst: ein Bilden einer Mehrzahl von strukturierten Hartmaskenstapeln mit wenigstens einem Halbleitermaterial und einer Deckschicht, ein Entfernen eines Abschnitts eines ersten strukturierten Hartmaskenstapels und eines Rands eines benachbarten Hartmaskenstapels der Mehrzahl von strukturierten Hartmaskenstapeln; und ein selektives Wachsen eines Materials auf dem Rand des benachbarten Hartmaskenstapels.

    Dreidimensionaler Halbleitertransistor mit Gatekontakt im aktiven Gebiet
    10.
    发明专利
    Dreidimensionaler Halbleitertransistor mit Gatekontakt im aktiven Gebiet 未知

    公开(公告)号：DE102016218697A1

    公开(公告)日：2017-03-30

    申请号：DE102016218697

    申请日：2016-09-28

    Applicant: GLOBALFOUNDRIES INC

    Inventor： XIE RUILONG ,  LABONTE ANDRE ,  KNORR ANDREAS

    IPC: H01L21/336 ,  H01L29/78

    Abstract: Ein 3-dimensionaler Transistor umfasst ein Halbleitersubstrat, einen Fin, der mit dem Substrat gekoppelt ist, wobei der Fin ein aktives Gebiet entlang eines oberseitigen Bereichs davon umfasst, wobei das aktive Gebiet Source, Drain und ein Kanalgebiet dazwischen umfasst. Der Transistor umfasst ferner ein Gate, das über dem Kanalgebiet angeordnet ist, und einen Gatekontakt, der in dem aktiven Gebiet angeordnet ist, wobei kein Bereich davon mit Source oder Drain elektrisch gekoppelt ist. Der Transistor wird durch Entfernen eines Bereichs des Source/Drain-Kontakts erreicht, der während der Herstellung unterhalb des Gatekontakt angeordnet ist.

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