公开(公告)号：DE102019212543A1

公开(公告)日：2020-02-27

申请号：DE102019212543

申请日：2019-08-22

Applicant: GLOBALFOUNDRIES INC

Inventor： ZANG HUI ,  XU GUOWEI

IPC: H01L27/088 ,  H01L21/8234 ,  H01L29/49

Abstract: Die vorliegende Erfindung betrifft Halbleiterstrukturen und insbesondere Replacement-Metal-Gate-Strukturen mit reduziertem Kurzschluss und gleichförmiger Abschrägung, sowie Herstellungsverfahren. Die Struktur umfasst: eine Vorrichtung mit langem Kanal, die aus einem leitfähigen Gatematerial mit einer Deckschicht über dem leitfähigen Gatematerial gebildet ist, wobei sich die Deckschicht zu den Seiten des leitfähigen Gatematerials erstreckt; und eine Vorrichtung mit kurzem Kanal, die aus dem leitfähigen Gatematerial und der Deckschicht über dem leitfähigen Gatematerial gebildet ist.

公开(公告)号：DE102019210597A1

公开(公告)日：2020-01-23

申请号：DE102019210597

申请日：2019-07-18

Applicant: GLOBALFOUNDRIES INC

Inventor： ZANG HUI ,  TAN CHUNG FOONG ,  XU GUOWEI ,  WANG HAITING ,  ZHONG YUE ,  XIE RUILONG ,  LEE TEK PO RINUS ,  BEASOR SCOTT

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088

Abstract: Ein hierin offenbartes anschauliches Verfahren umfasst ein Bilden eines low-k-Seitenwandabstandhalters an gegenüberliegenden Seitenwänden einer Gatestruktur, ein Bilden von Kontaktätzstoppschichten (CESLs) an dem low-k-Seitenwandabstandhalter in den Source/Drain-Bereichen des Transistors und ein Bilden eines ersten isolierenden Material über den CESLs. In diesem Beispiel umfasst das Verfahren auch ein Aussparen des ersten isolierenden Materials, um im Wesentlichen vertikal orientierte Abschnitte der CESLs freizulegen, wobei ein Abschnitt einer seitlichen Breite der im Wesentlichen vertikal orientierten Abschnitte der CESLs entfernt wird, um getrimmte CESLs zu bilden, und ein Bilden eines high-k-Abstandhalters an gegenüberliegenden Seiten der Gatestruktur, wobei zumindest ein Abschnitt des high-k-Abstandhalters seitlich neben den getrimmten und im Wesentlichen vertikal orientierten Abschnitten der getrimmten CESLs angeordnet ist.

公开(公告)号：DE102019203224A1

公开(公告)日：2019-10-17

申请号：DE102019203224

申请日：2019-03-11

Applicant: GLOBALFOUNDRIES INC

Inventor： SHU JIEHUI ,  WANG XIAOHAN ,  FANG QIANG ,  SUN ZHIGUO ,  LIU JINGPING ,  ZANG HUI

IPC: H01L21/768 ,  H01L23/528

Abstract: Verfahren der selbstausgerichteten Mehrfachstrukturierung und Strukturen, die durch die selbstausgerichtete Mehrfachstrukturierung gebildet werden. Eine Dornlinie wird aus einer ersten Dornschicht, die auf einer Hartmaske angeordnet ist, und einer zweiten Dornschicht, die über der ersten Dornschicht angeordnet ist, strukturiert. Ein erster Abschnitt der zweiten Dornschicht der Dornlinie wird entfernt, um einen ersten Abschnitt der ersten Dornschicht freizulegen. Der erste Abschnitt der ersten Dornschicht ist maskiert und die zweiten Abschnitte der zweiten Dornschicht und die darunter liegenden zweiten Abschnitte der ersten Dornschicht werden entfernt, um erste Abschnitte der Hartmaske freizulegen. Die ersten Abschnitte der Hartmaske werden dann mit einem Ätzprozess entfernt, um in der Hartmaske einen Graben zu bilden. Während des Ätzprozesses wird ein zweiter Abschnitt der Hartmaske durch den ersten Abschnitt der ersten Dornschicht maskiert, um einen Schnitt im Graben zu bilden.

公开(公告)号：DE102018208546A1

公开(公告)日：2019-08-22

申请号：DE102018208546

申请日：2018-05-30

Applicant: GLOBALFOUNDRIES INC

Inventor： ZANG HUI ,  XIE RUILONG

IPC: H01L29/43 ,  H01L21/283 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/41

Abstract: Die vorliegende Offenbarung betrifft generell Halbleiterstrukturen und insbesondere Strukturen und Herstellungsverfahren aus dem mittleren Bereich der Fertigungslinie. Die Strukturen weisen auf: mehrere Gate-Strukturen mit Source- und Drain-Gebieten; Kontakte, die mit den Source- und Drain-Gebieten verbunden sind; Kontakte, die mit den Gate-Strukturen verbunden sind und die zu den Kontakten, die mit den Source- und Drain-Gebieten verbunden sind, versetzt sind; und Zwischenverbindungsstrukturen in elektrischem Kontakt mit den Kontakten der Gate-Strukturen und den Kontakten der Source- und Drain-Gebiete.

公开(公告)号：DE102019212827A1

公开(公告)日：2020-04-02

申请号：DE102019212827

申请日：2019-08-27

Applicant: GLOBALFOUNDRIES INC

Inventor： ZANG HUI ,  WANG HAITING ,  XIE RUILONG

IPC: H01L27/088 ,  H01L21/8234

Abstract: Es werden ein Verfahren, eine Vorrichtung und ein Herstellungssystem für einen Feldeffekttransistor vom Finnentyp mit einer reduzierten parasitären Kapazität zwischen Gate und Source/Drainkontakt offenbart. In einer Ausführungsform offenbaren wir eine Halbleitervorrichtung mit ersten und zweiten Finnen; einer Isolationsstruktur zwischen den Finnen; ersten und zweiten Metallgates; einem ersten dielektrischen Körper unter dem ersten Metallgate und auf dem Substrat zwischen der ersten Finne und der zweiten Finne, wobei sich eine Oberseite des ersten dielektrischen Körpers unterhalb einer Oberseite des ersten Metallgates befindet; und einem zweiten dielektrischen Körper im zweiten Metallgate und auf dem Substrat zwischen der ersten Finne und der zweiten Finne, wobei sich eine Oberseite des zweiten dielektrischen Körpers an oder über einer Oberseite des zweiten Metallgates befindet.

公开(公告)号：DE102019207381A1

公开(公告)日：2019-12-24

申请号：DE102019207381

申请日：2019-05-21

Applicant: GLOBALFOUNDRIES INC

Inventor： XU GUOWEI ,  ZANG HUI ,  WANG HAITING ,  BEASOR SCOTT

IPC: H01L23/522 ,  H01L21/283 ,  H01L21/336 ,  H01L21/768 ,  H01L27/088 ,  H01L29/78

Abstract: Verschiedene Prozesse bilden verschiedene Strukturen, einschließlich beispielhafter Vorrichtungen, die (unter anderen Komponenten) eine erste Schicht mit Kanalbereichen, Source/Drain-Strukturen in der ersten Schicht an gegenüberliegenden Seiten der Kanalbereiche, einen Gate-Isolator auf dem Kanalbereich und einen Gate-Stapel auf dem Gate-Isolator umfassen. Der Gate-Stapel kann einen Gate-Leiter und einen Stapelisolator oder einen Gatekontakt auf dem Gate-Leiter umfassen. Der Gate-Stapel weist untere Seitenwände neben den Source/Drain-Strukturen und obere Seitenwände distal zu den Source/Drain-Strukturen auf. Ferner befinden sich untere Abstandshalter zwischen den Source/Drain-Kontakten und den unteren Seitenwänden des Gate-Stapels; und obere Abstandshalter zwischen den Source/Drain-Kontakten und den oberen Seitenwänden des Gate-Stapels. In einigen Strukturen können die oberen Abstandshalter die unteren Abstandshalter teilweise überlappen.

公开(公告)号：DE102019205284A1

公开(公告)日：2019-11-21

申请号：DE102019205284

申请日：2019-04-12

Applicant: GLOBALFOUNDRIES INC

Inventor： SRIVASTAVA RAVI PRAKASH ,  ZANG HUI ,  SHU JIEHUI

IPC: H01L21/31 ,  H01L21/768

Abstract: Verfahren zum Herstellen einer Verbindungsstruktur. Eine Hartmaske wird über einer dielektrischen Zwischenschicht abgeschieden und eine Blockmaske wird gebildet, die einen Bereich auf der Hartmaske bedeckt. Über der Blockmaske und der Hartmaske wird eine Opferschicht gebildet, und die Opferschicht wird strukturiert, um einen Dorn zu bilden, der sich quer zur Blockmaske erstreckt.

公开(公告)号：DE102019204967A1

公开(公告)日：2019-11-14

申请号：DE102019204967

申请日：2019-04-08

Applicant: GLOBALFOUNDRIES INC

Inventor： WANG HAITING ,  LU RONGTAO ,  CHANG CHIH-CHIANG ,  XU GUOWEI ,  ZANG HUI ,  BEASOR SCOTT ,  XIE RUILONG

IPC: H01L29/78 ,  H01L21/336

Abstract: Die vorliegenden Angaben beziehen sich auf Halbleiterstrukturen und insbesondere auf angeschrägte Austauschgatestrukturen sowie auf Herstellungsverfahren. Die Struktur umfasst: ein zurückgesetztes Gatedielektrikumsmaterial in einer Grabenstruktur; mehrere zurückgesetzte Austrittsarbeitsmaterialien innerhalb der Grabenstruktur auf dem zurückgesetzten Gatedielektrikumsmaterial; mehrere zusätzliche Austrittsarbeitsmaterialien innerhalb der Grabenstruktur, die sich oberhalb des zurückgesetzten Gatedielektrikumsmaterials und der mehreren zurückgesetzten Austrittsarbeitsmaterialien befinden; ein Gatemetall innerhalb der Grabenstruktur und über den mehreren zusätzlichen Austrittsarbeitsmaterialien, wobei das Gatemetall und die mehreren zusätzlichen Austrittsarbeitsmaterialien eine flache Oberfläche unterhalb einer oberen Oberfläche der Grabenstruktur haben; und ein Deckmaterial über dem Gatematerial und den mehreren zusätzlichen Austrittsarbeitsmaterialien.

公开(公告)号：DE102019204737A1

公开(公告)日：2019-11-07

申请号：DE102019204737

申请日：2019-04-03

Applicant: GLOBALFOUNDRIES INC

Inventor： SHU JIEHUI ,  ECONOMIKOS LAERTIS ,  WU XUSHENG ,  ZHANG JOHN ,  HUANG HAIGOU ,  ZHAN HUI ,  HAN TAO ,  WANG HAITING ,  LIU JINPING ,  ZANG HUI

IPC: H01L21/8234 ,  H01L21/336 ,  H01L27/088 ,  H01L29/78

Abstract: In Verbindung mit einem Austausch-Metall-Gate (RMG) -Prozess zur Bildung eines Finnen-Feldeffekttransistors (FinFET) nutzen Gate-Isolationsverfahren und zugehörige Strukturen die Bildung von unterschiedlichen schmalen und breiten Gateschnittbereichen in einem Opfergate. Die Bildung eines schmalen Gateschnitts zwischen eng beabstandeten Finnen kann das Ausmaß des Ätzschadens an dielektrischen Zwischenschichtschichten benachbart zu dem schmalen Gateschnitt verringern, indem die Abscheidung solcher dielektrischen Schichten bis nach der Bildung der schmalen Gateschnittöffnung verzögert wird. Die Verfahren und resultierenden Strukturen verringern auch die Neigung zu Kurzschlüssen zwischen später gebildeten benachbarten Gates.

公开(公告)号：DE102018207344A1

公开(公告)日：2019-03-21

申请号：DE102018207344

申请日：2018-05-11

Applicant: GLOBALFOUNDRIES INC

Inventor： XIE RUILONG ,  LIEBMANN LARS ,  ZANG HUI ,  BENTLEY STEVEN

IPC: H01L21/8234 ,  H01L27/088

Abstract: Es wird ein Verfahren zum Bilden einer integrierten Schaltung (IC) beschrieben, das mehrere vertikale Feldeffekttransistoren (VFETs) umfasst (z. B. in einer VFET-Anordnung). In dem Verfahren werden selbstausgerichtete Gates für jedes Paar von VFETs und eine selbstausgerichtete Gateerweiterung zum Kontaktieren dieser selbstausgerichteten Gates im Wesentlichen gleichzeitig gebildet, sodass sich die Gates um ein Paar von Halbleiterfinnen wickeln, die sich in einer Ausrichtung befinden, in der sie Ende an Ende ausgerichtet sind, und sodass die Gateerweiterung den Raum zwischen benachbarten Enden dieser Halbleiterfinnen füllt. Durch Bildung von selbstausgerichteten Gates und einer selbstausgerichteten Gateerweiterung für ein Paar von VFETs vermeidet das Verfahren den Bedarf an einer lithografischen Strukturierung von Erweiterungsschnittisolationsbereichen zwischen benachbarten Paaren von VFETs in einer VFET-Anordnung. Demzufolge ermöglicht das Verfahren eine Umsetzung von VFET-Anordnungsdesigns mit einem verringerten Finnenabstand, ohne Defekte zu erzeugen, die z. B. durch Überlagerungsfehler hervorgerufen werden. Hierin wird auch ein IC beschrieben, der gemäß dem Verfahren gebildet wird.