公开(公告)号：DE112012003959B4

公开(公告)日：2020-12-24

申请号：DE112012003959

申请日：2012-09-11

Applicant: GLOBALFOUNDRIES INC

Inventor： COONEY EDWARD C ,  GAMBINO JEFFREY P ,  HE ZHONG-XIANG ,  LIU XIAO-HU ,  MCDEVITT THOMAS L ,  MILO GARY L ,  MURPHY WILLIAM J

IPC: H01L23/522 ,  H01L21/768

Abstract: Halbleitereinheit, die aufweist:einen Isolator (102); undeine Vielzahl von vertikal gestapelten Schichten (E1, E2, En) auf dem Isolator (102), wobei jede der vertikal gestapelten Schichten (E1, E2, En) beinhaltet:zumindest einen ersten dielektrischen Isolatorabschnitt;zumindest einen ersten Leiter (104A, 104A') in dem ersten dielektrischen Isolatorabschnitt;zumindest eine erste Nitridabdeckung (106), die den ersten Leiter (104A, 104A') abdeckt;zumindest einen zweiten dielektrischen Isolatorabschnitt;zumindest einen zweiten Leiter (104B, 104B') in dem zweiten dielektrischen Isolatorabschnitt; undeine zweite Nitridabdeckung (106), die den zweiten Leiter (104B, 104B') abdeckt,wobei der erste Leiter (104A, 104A') in den vertikal gestapelten Schichten (E1, E2, En) erste vertikal gestapelte Leiterschichten ausbildet,wobei der zweite Leiter (104B, 104B') in den vertikal gestapelten Schichten zweite vertikal gestapelte Leiterschichten ausbildet,wobei die ersten vertikal gestapelten Leiterschichten (104A, 104A') zu den zweiten vertikal gestapelten Leiterschichten (104B, 104B') benachbart sind, wobei jede der vertikal gestapelten Schichten des Weiteren ein Zwischenstapelmaterial beinhaltet, das zwischen den ersten vertikal gestapelten Leiterschichten und den zweiten vertikal gestapelten Leiterschichten positioniert ist, unddas Zwischenstapelmaterial mehrere Luftspalte (302a) aufweist, wobei zwischen einem ersten und einem zweiten Luftspalt ein dielektrisches Isolationsmaterial vorgesehen ist.

公开(公告)号：DE102013200215B4

公开(公告)日：2019-07-11

申请号：DE102013200215

申请日：2013-01-10

Applicant: GLOBALFOUNDRIES INC

Inventor： GAMBINO JEFFREY P ,  ADKISSON JAMES W ,  CANDRA PANGLIJEN ,  DUNBAR THOMAS J ,  JAFFE MARK D ,  STAMPER ANTHONY K ,  WOLF RANDY L

IPC: H03H9/64 ,  H01L41/08 ,  H03H3/08

Abstract: Verfahren, aufweisend:Bilden mindestens eines akustischen Oberflächenwellenfilters (SAW-Filter), das eine Vielzahl von Elektroden aufweist, die auf einem piezoelektrischen Substrat (12) gebildet sind, aufweisend:Bilden einer auf einer Oberfläche des piezoelektrischen Substrats festliegenden Elektrode (14) mit einer ersten Vielzahl von Fingern auf dem piezoelektrischen Substrat; undBilden einer beweglichen Elektrode (22) mit einer zweiten Vielzahl von Fingern über dem piezoelektrischen Substrat, wobei die bewegliche Elektrode funktionsfähig ist sich derart zu bewegen, dass die Finger der ersten und der zweiten Vielzahl in einem eingeschalteten Zustand des SAW-Filters miteinander auf der Oberfläche verzahnt sind, wobei sich die bewegliche Elektrode in einem ausgeschalteten Zustand des SAW-Filters über der Oberfläche befindet,wobei das Bilden des SAW-Filters ferner aufweist:Bilden einer ersten (16) Vielzahl von Betätigungselementen, wobei das Bilden der ersten Vielzahl von Betätigungselementen das Ätzen eines Grabens auf der Oberfläche des piezoelektrischen Substrats und das Abscheiden eines Metalls oder einer Metalllegierung in dem Graben einschließt; undBilden einer zweiten (24) Vielzahl von Betätigungselementen, wobei sich die bewegliche Elektrode zwischen der ersten und der zweiten Vielzahl von Betätigungselementen bewegt, um Umschalten zwischen dem ausgeschalteten und eingeschalteten Zustand zu ermöglichen.

公开(公告)号：DE112012002979B4

公开(公告)日：2017-12-28

申请号：DE112012002979

申请日：2012-06-29

Applicant: GLOBALFOUNDRIES INC

Inventor： DUNBAR THOMAS J ,  JAFFE MARK D ,  WOLF RANDY L ,  CANDRA PANGLIJEN ,  ADKISSON JAMES W ,  GAMBINO JEFFREY P ,  STAMPER ANTHONY K

IPC: H03H9/64 ,  H03H3/08 ,  H03H9/145

Abstract: Oberflächen-Schallwellen(SAW)-Filter (100), aufweisend: ein piezoelektrisches Substrat (110); eine ebene Barriereschicht (120), welche über dem piezoelektrischen Substrat angeordnet ist; und mindestens einen Metallleiter (132), welcher in mindestens einem Graben (125) in der ebenen Barriereschicht angeordnet ist, wobei jeder der mindestens einen Metallleiter ferner einen gestapelten Leiter in Damaszener-Konfiguration aufweist, umfassend: eine Diffusionsbarriereschicht (142), welche über dem mindestens einen Metallleiter angeordnet ist; und eine Al-Schicht (160), welche über der Diffusionsbarriereschicht angeordnet ist, wobei der Metallleiter, die Diffusionsbarriereschicht und die Al-Schicht selbstausrichtend sind, und wobei der mindestens eine Metallleiter Cu aufweist und in dem piezoelektrischen Substrat und der ebenen Barriereschicht vergraben ist.

公开(公告)号：DE112011102131B4

公开(公告)日：2020-09-10

申请号：DE112011102131

申请日：2011-06-23

Applicant: GLOBALFOUNDRIES INC

Inventor： GAMBINO JEFFREY P ,  MOON MATTHEW D ,  MURPHY WILLIAM J ,  NAKOS JAMES S ,  PASTEL PAUL W ,  PHILIPS BRETT A

IPC: H01L21/02 ,  H01L27/11502

Abstract: Ein Verfahren, aufweisend- Ausbilden einer AlxOy- (24) und/oder TiOx-Schicht (26) auf einer Isolatorschicht einer CMOS-Struktur, aufweisend eine Gate-Struktur (16), einen Source- (S) und einen Drain-Bereich (14);- Ausbilden einer unteren Platte (28) über der AlxOy- (24) und/oder TiOx-Schicht (26),- Ausbilden einer Schicht aus ferroelektrischen Material (30),- Ausbilden einer oberen Platte (32), wobei die Schicht aus ferroelektrischen Material zwischen der oberen und der unteren Platte angeordnet ist,- Strukturieren der oberen Platte (32), um mindestens zwei Strukturen (32a, 32b) zu bilden,- Strukturieren des ferroelektrischen Materials (30), um eine Struktur (30a) zu bilden,- Ummanteln der AlxOy- (24) und/oder TiOx-Schicht (26), der oberen Platte (32), der unteren Platte (28) und des ferroelektrischen Materials (30) mit einem Ummantelungsmaterial, und- Ausbilden von Kontakten (20) an der oberen Platte und der unteren Platte durch das Ummantelungsmaterial,- wobei wenigstens der Kontakt mit der oberen Platte und ein Kontakt mit einer Diffusion der CMOS-Struktur durch eine gemeinsame Leitung in elektrischer Verbindung stehen, wobei- die Ummantelungsschicht aus zwei Schichten besteht (34, 36),- die erste der beiden Schichten (34) auf einer offenen Fläche der unteren Platte und der Strukturen (32a, 32b) der oberen Platte (32) und der Struktur (30a) des ferroelektrischen Materials (30) angeordnet ist, die nach der Strukturierung offengelegt sind, und wobei ein Teil der ersten Schicht auf den Strukturen (32a, 32b, 30a) auf der oberen Platte und dem ferroelektrischen Material angeordnet ist, um die Strukturen (32a, 32b) vor einer Wasserstoff-Verunreinigung zu schützen,- die erste der zwei Schichten über Teilen der ersten Schicht geätzt wird, die über der unteren Platte angeordnet sind, wobei- das Ätzen der ersten der zwei Schichten Teile des ferroelektrischen Materials ätzt, um Seitenwände der AlxOy- (24) und/oder TiOx-Schicht (26) und der unteren Platte (28) freizulegen, und wobei- die zweite der beiden Schichten (36) auf die erste der beiden Schichten und jede der offenen Flächen der unteren Platte, der AlxOy-Schicht (24) und/oder TiOx-Schicht (26) und der darunterliegenden Isolatorschicht aufgebracht wird, die freigelegt wird, wenn die ungeschützten Teile der ersten der zwei Schichten geätzt werden.

公开(公告)号：DE112012004768B4

公开(公告)日：2016-09-29

申请号：DE112012004768

申请日：2012-08-29

Applicant: GLOBALFOUNDRIES INC

Inventor： DAUBENSPECK TIMOTHY H ,  GAMBINO JEFFREY P ,  MUZZY CHRISTOPHER D ,  QUESTAD DAVID L ,  SAUTER WOLFGANG ,  SULLIVAN TIMOTHY D

IPC: H01L23/50 ,  H01L23/48

Abstract: Struktur, die aufweist: zumindest einen Lötkontakthügel; einen Halbleiter-Chip; zumindest eine leitfähige Bond-Kontaktstelle, die auf einer Fläche des Halbleiter-Chips ausgebildet ist, um den zumindest einen Lötkontakthügel aufzunehmen; ein topographisches Merkmal, das auf der Fläche des Halbleiter-Chips in unmittelbarer Nähe der zumindest einen leitfähigen Bond-Kontaktstelle ausgebildet ist, wobei ein Zwischenraum einer vorgegebenen Größe das topographische Merkmal von der zumindest einen leitfähigen Bond-Kontaktstelle trennt und wobei das topographische Merkmal auf der Fläche des Halbleiter-Chips an einer Stelle ausgebildet ist, die sich etwas jenseits einer äußeren Begrenzung des zumindest einen Lötkontakthügels befindet, wobei eine Kante des zumindest einen Lötkontakthügels sich an einer Stelle befindet, die vertikal so ausgerichtet ist, dass sie mit dem Zwischenraum zusammenfällt, der das topographische Merkmal von der zumindest einen leitfähigen Bond-Kontaktstelle trennt.; und eine nichtleitfähige Schicht, die über dem Halbleiter-Chip und der zumindest einen leitfähigen Bond-Kontaktstelle und dem topographischen Merkmal angeordnet ist, wobei eine Dicke der nichtleitfähigen Schicht jenseits einer Kante der zumindest einen leitfähigen Bond-Kontaktstelle gegenüber der Dicke der nichtleitfähigen Schicht, die über der zumindest einen leitfähigen Bond-Kontaktstelle angeordnet ist, durch das Vorhandensein des topographischen Merkmals erhöht ist.