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    ASSESSING METAL STACK INTEGRITY IN SOPHISTICATED SEMICONDUCTOR DEVICES BY MECHANICALLY STRESSING DIE CONTACTS
    3.
    发明专利
    ASSESSING METAL STACK INTEGRITY IN SOPHISTICATED SEMICONDUCTOR DEVICES BY MECHANICALLY STRESSING DIE CONTACTS 未知

    公开(公告)号：SG173970A1

    公开(公告)日：2011-09-29

    申请号：SG2011011343

    申请日：2011-02-17

    Applicant: GLOBALFOUNDRIES INC

    Inventor： GEISLER HOLM ,  LEHR MATTHIAS ,  KUECHENMEISTER FRANK ,  GRILLBERGER MICHAEL

    Abstract: OF THE DISCLOSUREASSESSING METAL STACK INTEGRITY IN SOPHISTICATED SEMICONDUCTOR DEVICES BY MECHANICALLY STRESSING DIECONTACTSThe metallization system of complex semiconductor devices may be evaluated in terms of mechanical integrity on the basis of a measurement system and measurement procedures in which individual contact elements, such as metal pillars or solder bumps,are mechanically stimulated, while the response of the metallization system, for instance in the form of directly measured forces, is determined in order to quantitatively evaluate mechanical status of the metallization system. In this manner, the complex material systems and the mutual interactions thereof may be efficiently assessed.

    Halbleitervorrichtung und Verfahren zum Bilden von Höckerstrukturen mit einer Schutzschicht
    6.
    发明专利
    Halbleitervorrichtung und Verfahren zum Bilden von Höckerstrukturen mit einer Schutzschicht 未知

    公开(公告)号：DE102012219330A1

    公开(公告)日：2013-04-25

    申请号：DE102012219330

    申请日：2012-10-23

    Applicant: GLOBALFOUNDRIES INC

    Inventor： KUECHENMEISTER FRANK ,  LEHMANN LOTHAR ,  PLATZ ALEXANDER ,  JUNGNICKEL GOTTHARD ,  KOSGALWIES SVEN

    IPC: H01L21/60 ,  H01L21/283 ,  H01L21/58 ,  H01L23/50

    Abstract: Ein hierin offenbartes beispielhaftes Verfahren umfasst ein Bilden eines leitenden Pads in einer Schicht aus isolierendem Material, ein Bilden einer Passivierungsschicht über dem leitenden Pad, ein Durchführen von wenigstens einem Ätzprozess auf der Passivierungsschicht, um eine Öffnung in der Passivierungsschicht festzulegen, die wenigstens einen Bereich des leitenden Pads freilegt, ein Bilden einer Schutzschicht auf der Passivierungsschicht, in der Öffnung und auf dem freiliegenden Bereich des leitenden Pads, ein Bilden einer durch Wärme ausheilbaren Materialschicht über der Schutzschicht, ein Durchführen eines Ätzprozesses, um eine strukturierte durch Wärme ausheilbare Materialschicht festzulegen, die eine Öffnung aufweist, welche einen Bereich der Schutzschicht freilegt, ein Durchführen eines Ätzprozesses auf der Schutzschicht, um dadurch wenigstens einen Bereich des leitenden Pads freizulegen, und ein Bildens eines leitenden Höckers, der mit dem leitenden Pad leitend verbunden ist.

    Verfahren zur Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas
    10.
    发明专利
    Verfahren zur Verringerung der mechanischen Verspannung in komplexen Halbleiterbauelementen während des Chip-Substrat-Verbindens mittels eines mehrstufigen Abkühlschemas 未知

    公开(公告)号：DE102011079835B4

    公开(公告)日：2018-03-22

    申请号：DE102011079835

    申请日：2011-07-26

    Applicant: GLOBALFOUNDRIES INC

    Inventor： AUERSPERG JUERGEN ,  LEHR MATTHIAS ,  KUECHENMEISTER FRANK

    IPC: H01L21/58 ,  H01L21/52

    Abstract: Verfahren zum Zusammenbauen wenigstens eines Halbleiterchips und eines Gehäusesubstrats, umfassend: Heizen eines Verbundbauelements über eine Schmelztemperatur eines zwischen einer Kontaktstruktur des Gehäusesubstrats und einer Kontaktstruktur des wenigstens eines Halbleiterchips ausgebildeten Lotmaterials, wobei das Verbundbauelement wenigstens einen Halbleiterchip und das Gehäusesubstrat umfasst; Anwenden einer ersten Abkühlphase mit wenigstens einer zeitlich gemittelten ersten Kühlrate zur Kühlung auf eine Kornstabilisierungstemperatur des Verbundbauelements und Veranlassung einer Verfestigung des Lotmaterials, wobei die räumlich gemittelte Temperatur des wenigstens einen Halbleiterchips am Ende der ersten Abkühlphase im Bereich von 80°C bis 150°C liegt, so dass eine Durchschnittskorngröße der Kontaktstruktur in einem Bereich von 1 μm bis 39 μm liegt; und Anwenden einer zweiten Abkühlphase nahe der ersten Abkühlphase mit einer zweiten zeitlich gemittelten Kühlrate, die geringer ist als die erste Kühlrate, wobei die erste Kühlrate mindestens das doppelte der zweiten Kühlrate beträgt und wobei die zweite Abkühlphase mechanische Verspannung in der Kontaktstruktur des wenigstens einen Halbleiterchips verringert.

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