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    MOBILITY ENHANCEMENT IN SiGe HETEROJUNCTION BIPOLAR TRANSISTORS
    3.
    发明申请
    MOBILITY ENHANCEMENT IN SiGe HETEROJUNCTION BIPOLAR TRANSISTORS 审中-公开
    SiGe异相双极晶体管中的移动性增强

    公开(公告)号：WO2007025259A2

    公开(公告)日：2007-03-01

    申请号：PCT/US2006033582

    申请日：2006-08-25

    Applicant: IBM ,  CHIDAMBARRAO DURESETI ,  ADAM THOMAS N

    Inventor： CHIDAMBARRAO DURESETI ,  ADAM THOMAS N

    IPC: H01L29/00

    CPC classification number: H01L29/7378 ,  H01L29/161 ,  H01L29/165

    Abstract: The present invention relates to a high performance heterojunction bipolar transistor (HBT) having abase region with a SiGe-containing layer therein. The SiGe-containing layer is not more than about 100 ran thick and has a predetermined critical germanium content. The SiGe-containing layer further has an average germanium content of not less than about 80% of the predetermined critical germanium content The present invention also relates to a method for enhancing carrier mobility in a HBT having a SiGe-containing base layer, by uniformly increasing germanium content in the base layer so that the average germanium content therein is not less than 80% of a critical germanium content, which is calculated based on the thickness of the base layer, provided that the base layer is not more than 100 nm thick.

    Abstract translation: 本发明涉及一种具有其中含SiGe的层的碱性区的高性能异质结双极晶体管（HBT）。 含SiGe的层的厚度不超过约100埃，具有预定的临界锗含量。 含SiGe的层还具有不小于预定临界锗含量的约80％的平均锗含量本发明还涉及通过均匀增加的具有含SiGe的基底层来提高具有含SiGe的基底层的HBT中的载流子迁移率的方法 基底层中的锗含量，使得其中的平均锗含量不小于基于基底层的厚度计算的临界锗含量的80％，条件是基底层不大于100nm厚。

    Hochleistungs-Multifinger- PFET mit verspanntem Siliciumgermanium-Kanal und Herstellungsverfahren
    7.
    发明专利
    Hochleistungs-Multifinger- PFET mit verspanntem Siliciumgermanium-Kanal und Herstellungsverfahren 未知

    公开(公告)号：DE112013000515B4

    公开(公告)日：2015-06-03

    申请号：DE112013000515

    申请日：2013-02-05

    Applicant: IBM

    Inventor： REZNICEK ALEXANDER ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  CHENG KANGGUO

    IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/10

    Abstract: Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist; eine Gate-Dielektrikum-Schicht, die auf der Vielzahl der länglichen SiGe-Zonen und dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen ausgerichtet ist; eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist, und ferner aufweisend eine erste flache Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist.

    Verfahren und Struktur zum Bilden von ETSOI-Kondensatoren, -Dioden, -Widerständen und - Back-Gate-Kontakten
    8.
    发明专利
    Verfahren und Struktur zum Bilden von ETSOI-Kondensatoren, -Dioden, -Widerständen und - Back-Gate-Kontakten 未知

    公开(公告)号：DE112012004824T5

    公开(公告)日：2014-08-14

    申请号：DE112012004824

    申请日：2012-08-07

    Applicant: IBM

    Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  REZNICEK ALEXANDER

    IPC: H01L21/336 ,  H01L27/12 ,  H01L29/78

    Abstract: Ein ETSOI-Transistor und eine Kombination aus Kondensatoren, Übergangsdioden, Bank-End-Kontakten und Widerständen werden jeweils durch Ätzen durch eine ETSOI-Schicht (20) und BOX-Schicht (15) in einem Transistor- und Kondensatorgebiet davon in einem HK/MG(80, 85)-Austauschgate-Prozess gebildet. Die Bildung des Kondensators und weiterer Einheiten ist mit einem CMOS-Prozess mit ETSOI-Austauschgate kompatibel. Eine Kondensator-Elektrode mit niedrigem Widerstand ermöglicht den Erhalt eines Kondensators und von Einheiten mit hoher Qualität. Die Topographielosigkeit beim Strukturieren des Dummy-Gate (27) wird durch Lithografie in Verbindung mit einer geeigneten Ätzung ermöglicht.

    Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
    10.
    发明专利
    Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures 未知

    公开(公告)号：GB2516194A

    公开(公告)日：2015-01-14

    申请号：GB201419623

    申请日：2013-04-17

    Applicant: IBM

    Inventor： ADAM THOMAS N ,  CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER

    IPC: G06F17/30 ,  G06Q30/02 ,  G06Q40/02

    Abstract: A semiconductor device including at least two fin structures on a substrate surface and a functional gate structure present on the at least two fin structures. The functional gate structure includes at least one gate dielectric that is in direct contact with at least the sidewalls of the two fin structures, and at least one gate conductor on the at least one gate dielectric. The sidewall of the gate structure is substantially perpendicular to the upper surface of the substrate surface, wherein the plane defined by the sidewall of the gate structure and a plane defined by an upper surface of the substrate surface intersect at an angle of 90° +/- 5°. An epitaxial semiconductor material is in direct contact with the at least two fin structures.

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