公开(公告)号：DE112012001089T5

公开(公告)日：2014-06-26

申请号：DE112012001089

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Ein Verfahren zum Ausbilden einer Halbleiterstruktur beinhaltet ein Ausbilden einer verspannungsinduzierenden Schicht über einer oder mehreren teilfertigen Feldeffekttransistor(FET)-Einheiten, die über einem Substrat angeordnet sind, wobei die eine oder die mehreren teilfertigen FET-Einheiten Opfer-Dummy-Gate-Strukturen beinhalten; ein Planarisieren der verspannungsinduzierenden Schicht und Entfernen der Opfer-Dummy-Gate-Strukturen; und im Anschluss an das Planarisieren der verspannungsinduzierenden Schicht und an das Entfernen der Opfer-Dummy-Gate-Strukturen ein Durchführen einer Ultraviolett(UV)-Härtung der verspannungsinduzierenden Schicht, um einen Wert einer durch die verspannungsinduzierende Schicht auf Kanalbereiche der einen oder der mehreren teilfertigen FET-Strukturen aufgebrachten Ausgangsverspannung zu erhöhen.

公开(公告)号：GB2503848B

公开(公告)日：2015-07-29

申请号：GB201318709

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/8232 ,  H01L29/78

公开(公告)号：DE102012221824A1

公开(公告)日：2013-06-20

申请号：DE102012221824

申请日：2012-11-29

Applicant: IBM

Inventor： CAI MING ,  GUO DECHAO ,  KULKARNI PRANITA ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L29/78

Abstract: Es werden Multi-Gate-Transistoreinheiten und Verfahren zu ihrer Herstellung offenbart. Gemäß einem Verfahren werden eine Finne und eine Gate-Struktur gebildet, die auf mehreren Flächen der Finne angeordnet ist. Außerdem wird mindestens ein Abschnitt einer Erweiterung der Finne entfernt, um einen zurückgenommenen Abschnitt zu bilden, der sich unterhalb der Gate-Struktur befindet, sich unterhalb einer Kanalzone der Finne befindet und mindestens eine abgewinkelte Einkerbung aufweist. Ferner lässt man in der mindestens einen abgewinkelten Einkerbung unterhalb der Kanalzone und entlang einer Fläche der Kanalzone eine Anschlusserweiterung anwachsen, so dass die Anschlusserweiterung die Kanalzone mit einer Spannung versieht, um die Ladungsträgermobilität in der Kanalzone zu erhöhen.

公开(公告)号：DE112012004134B4

公开(公告)日：2017-09-07

申请号：DE112012004134

申请日：2012-10-26

Applicant: IBM

Inventor： BRODSKY MARY JANE ,  CAI MING ,  GUO DECHAO ,  HENSON WILLIAM K ,  NARASIMHA SHREESH ,  LIANG YUE ,  SONG LIYANG ,  WANG YANFENG ,  YEH CHUN-CHEN

IPC: H01L21/336

Abstract: Verfahren zum Fertigen von Transistoreinheiten, das aufweist: Bereitstellen einer Siliciumschicht, die eine Schicht eines Abschirmoxids aufweist, die auf einer oberen Fläche ausgebildet Ist; Aufbringen einer ersten Maskierungsschicht in einer Weise, dass ein erster Abschnitt der Abschirmoxidschicht unbedeckt bleibt; Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten ersten Abschnitt der Abschirmoxidschicht, um ein erstes mit Kohlenstoff implantiertes Volumen der Siliciumschicht mit einer ersten Kohlenstoffkonzentration auszubilden; Entfernen der ersten Maskierungsschicht; Aufbringen einer zweiten Maskierungsschicht in einer Weise, dass ein zweiter Abschnitt der Abschirmoxidschicht unbedeckt bleibt; Implantieren von Kohlenstoff in die Siliciumschicht durch den unbedeckten zweiten Abschnitt der Abschirmoxidschicht, um ein zweites mit Kohlenstoff implantiertes Volumen der Siliciumschicht auszubilden, das eine zweite Kohlenstoffkonzentration aufweist, die sich von der ersten Kohlenstoffkonzentration unterscheidet; Entfernen der zweiten Maskierungsschicht; und ...

公开(公告)号：DE102012221824B4

公开(公告)日：2014-05-28

申请号：DE102012221824

申请日：2012-11-29

Applicant: IBM

Inventor： CAI MING ,  GUO DECHAO ,  KULKARNI PRANITA ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Multi-Gate-Transistoreinheit, aufweisend: Bilden einer Finne (302; 606) auf einer Oberfläche eines Substrats (100); Bilden eines Schallow Trench Isolation Dielektrikums (602), das die Oberfläche des Substrats und untere Teile von Seitenwänden der Finne bedeckt, wobei die unteren Teile der Seitenwände an die Oberfläche des Substrats angrenzend sind; nach dem Bilden des Schallow Trench Isolation Dielektrikums Implantieren von Dotierstoffen (606), um einen Dotierstoffübergang zu erzeugen, der die Finne von dem Substrat isoliert; nach dem Implantieren der Dotierstoffen Bilden einer Gate-Struktur (702), die auf mehreren Flächen der Finne, die frei von dem Schallow Trench Isolation Dielektrikum sind, und auf einer freien Oberfläche des Schallow Trench Isolation Dielektrikums angeordnet ist, um eine Kanalzone (802) unterhalb der Gate-Struktur zu bilden; Entfernen zumindest wirres Abschnitts jeder von beiden Erweiterungen der Finne, um einen ersten und einen zweiten zurückgenommenen Abschnitt (1006), eine erste und eine zweite Seitenfläche der Kanalzone zu bilden, wobei der erste und der zweite zurückgenommene Abschnitt sich unterhalb der Gate-Struktur befinden, sich unterhalb der Kanalzone der Finne befinden, wobei der erste zurückgenommene Abschnitt eine erste abgewinkelte Einkerbung aufweist, wobei der zweite zurückgenommene Abschnitt eine zweite abgewinkelte Einkerbung aufweist, wobei sich die erste abgewinkelte Einkerbungen gegenüber der zweiten abgewinkelten Einkerbung befindet, wobei sich die ersten Seitenfläche der Kanalzone gegenüber der zweiten Seitenfläche der Kanalzone befindet, wobei die erste und die zweite Seitenfläche der Kanalzone an die Gate-Struktur angrenzend sind, wobei sich die erste Seitenfläche der Kanalzone oberhalb der ersten abgewinkelten Einkerbung befindet, wobei sich die zweite Seitenfläche der Kanalzone oberhalb der zweiten abgewinkelten Einkerbung befindet, wobei die erste und die zweiten Seitenfläche senkrecht zu der Kanalzone ist; und ...

公开(公告)号：GB2504160A

公开(公告)日：2014-01-22

申请号：GB201221564

申请日：2012-11-30

Applicant: IBM

Inventor： CAI MING ,  YEH CHUN-CHEN ,  GUO DECHAO ,  KERBER PRANITA

IPC: H01L29/78

Abstract: Multigate transistor (MuGFET) devices comprising, a fin and a gate structure 704, that is disposed on a top and side surfaces of the fin, are formed and a portion of a lower portion of the fin is removed to form recesses below the gate structure, and below a channel region 802 of the fin. The recesses define angled indentations below the channel region in which SiGe source/drain extension regions 1202 are epitaxially regrown. The source/drain extensions apply a stress on the channel region to enhance charge carrier mobility in the channel region.

公开(公告)号：DE112012001089B4

公开(公告)日：2016-01-28

申请号：DE112012001089

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Verfahren zum Ausbilden einer Halbleiterstruktur, wobei das Verfahren aufweist: Ausbilden einer verspannungsinduzierenden Schicht über einer oder mehreren teilfertigen Feldeffekttransistor(FET)-Einheiten, die über einem Substrat angeordnet sind, wobei die eine oder die mehreren teilfertigen FET-Einheiten Opfer-Dummy-Gate-Strukturen beinhalten; Planarisieren der verspannungsinduzierenden Schicht und Entfernen der Opfer-Dummy-Gate-Strukturen; im Anschluss an das Planarisieren der verspannungsinduzierenden Schicht und das Entfernen der Opfer-Dummy-Gate-Strukturen ein Durchführen einer Ultraviolett(UV)-Härtung der verspannungsinduzierenden Schicht, um einen Wert einer durch die verspannungsinduzierende Schicht auf Kanalbereiche der einen oder mehreren teilfertigen FET-Einheiten aufgebrachten Ausgangsverspannung zu erhöhen; und Füllen von Gräben, die durch das Entfernen der Opfer-Dummy-Gate-Strukturen definiert worden sind, mit einer oder mehreren Metall-Gate-Schichten, wobei die UV-Härtung vor dem Füllen der Gräben mit der einen oder den mehreren Metall-Gate-Schichten durchgeführt wird, um zu bewirken, dass die spannungsinduzierende Schicht und die Gräben ein trapezförmiges Profil annehmen.

公开(公告)号：GB2504160B

公开(公告)日：2014-10-29

申请号：GB201221564

申请日：2012-11-30

Applicant: IBM

Inventor： CAI MING ,  YEH CHUN-CHEN ,  GUO DECHAO ,  KERBER PRANITA

IPC: H01L29/78

公开(公告)号：DE112012004134T5

公开(公告)日：2014-06-26

申请号：DE112012004134

申请日：2012-10-26

Applicant: IBM

Inventor： BRODSKY MARY JANE ,  CAI MING ,  GUO DECHAO ,  HENSON WILLIAM K ,  NARASIMHA SHREESH ,  LIANG YUE ,  SONG LIYANG ,  WANG YANFENG ,  YEH CHUN-CHEN

IPC: H01L29/786

Abstract: Eine Struktur beinhaltet ein Substrat; einen Transistor, der über dem Substrat angeordnet ist, wobei der Transistor eine Finne aufweist, die aus Silicium besteht, das mit Kohlenstoff implantiert ist; und eine Schicht eines Gate-Dielektrikums und eine Schicht eines Gate-Metalls, die über einem Abschnitt der Finne liegen, der einen Kanal des Transistors definiert. In der Struktur wird eine Kohlenstoffkonzentration innerhalb der Finne so gewählt, dass eine gewünschte Schwellenspannung des Transistors erreicht wird. Darüber hinaus werden Verfahren zum Fertigen eines FinFET-Transistors offenbart. Zudem wird ein planarer Transistor mit einer mit Kohlenstoff implantierten Wanne offenbart, wobei die Kohlenstoffkonzentration innerhalb der Wanne so gewählt wird, dass eine gewünschte Schwellenspannung des Transistors erreicht wird.

公开(公告)号：GB2503848A

公开(公告)日：2014-01-08

申请号：GB201318709

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/8232 ,  H01L29/78

Abstract: A method of forming a semiconductor structure includes forming a stress inducing layer over one or more partially completed field effect transistor (FET) devices disposed over a substrate, the one or more partially completed FET devices including sacrificial dummy gate structures; planarizing the stress inducing layer and removing the sacrificial dummy gate structures; and following the planarizing the stress inducing layer and removing the sacrificial dummy gate structures, performing an ultraviolet (UV) cure of the stress inducing layer so as to enhance a value of an initial applied stress by the stress inducing layer on channel regions of the one or more partially completed FET devices.