公开(公告)号：EP2419931A4

公开(公告)日：2012-04-04

申请号：EP10764802

申请日：2010-03-18

Applicant: IBM

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

IPC: H01L27/02

CPC classification number: H01L27/0274 ,  H01L2924/0002 ,  H01L2924/00

公开(公告)号：WO2010120428A3

公开(公告)日：2011-01-13

申请号：PCT/US2010027774

申请日：2010-03-18

Applicant: IBM ,  CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

IPC: H01L23/60 ,  H01L21/336

CPC classification number: H01L27/0274 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are disclosed. A circuit (200) includes a middle junction control circuit (250) that turns off a top NFET (225) of a stacked NFET electrostatic discharge (ESD) protection circuit (pad 215, ground 220, top NFET 225, bottom NFET 230, top resistor 235, and bottom resistor 240) during an ESD event.

Abstract translation: 公开了用于容错和故障安全设计的强大的ESD保护电路，方法和设计结构。 一个电路（200）包括一个中间结点控制电路（250），该中间结点控制电路（250）将堆叠的NFET静电放电（ESD）保护电路（焊盘215，接地220，顶部NFET 225，底部NFET 230，顶部）的顶部NFET（225） 电阻器235和底部电阻器240）。

公开(公告)号：AU2010236920A1

公开(公告)日：2011-08-25

申请号：AU2010236920

申请日：2010-03-18

Applicant: IBM

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  JUNJUN LI ,  MUJAHID MUHAMAD

IPC: H01L21/336 ,  H01L23/60

Abstract: A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are disclosed. A circuit (200) includes a middle junction control circuit (250) that turns off a top NFET (225) of a stacked NFET electrostatic discharge (ESD) protection circuit (pad 215, ground 220, top NFET 225, bottom NFET 230, top resistor 235, and bottom resistor 240) during an ESD event.

公开(公告)号：CA2755284A1

公开(公告)日：2010-10-21

申请号：CA2755284

申请日：2010-03-18

Applicant: IBM

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

IPC: H01L23/60 ,  H01L21/336

Abstract: A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are disclosed. A circuit (200) includes a middle junction control circuit (250) that turns off a top NFET (225) of a stacked NFET electrostatic discharge (ESD) protection circuit (pad 215, ground 220, top NFET 225, bottom NFET 230, top resistor 235, and bottom resistor 240) during an ESD event.

公开(公告)号：CA2755284C

公开(公告)日：2017-11-21

申请号：CA2755284

申请日：2010-03-18

Applicant: IBM

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

IPC: H01L23/60 ,  H01L21/336

Abstract: A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are dis-closed. A circuit (200) includes a middle junction control circuit (250) that turns off a top NFET (225) of a stacked NFET electrostatic discharge (ESD) protection circuit (pad 215, ground 220, top NFET 225, bottom NFET 230, top resistor 235, and bottom resistor 240) during an ESD event.

公开(公告)号：DE112012003772T5

公开(公告)日：2014-05-28

申请号：DE112012003772

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L29/66

Abstract: Ein Verfahren 200 zum Bilden einer IC-Einheit, die einen Latch-up-Thyristor (Latch-up-SCR) einschließt, umfaßt Bilden einer Maske auf einer Oberseite eines Substrats 202, wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt des Substrats, der in einem von einer n-Wanne und einer p-Wanne auf dem Substrat liegt, freiliegend lässt; Ätzen des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich 203 zu bilden; Bilden eines verspannten Übergangs des Latch-up-SCR durch selektive epitaktische Abscheidung im geätzten Bereich 204; und Entfernen der Maske 205.

公开(公告)号：AU2010236920B2

公开(公告)日：2014-02-27

申请号：AU2010236920

申请日：2010-03-18

Applicant: IBM

Inventor： CAMPI JOHN B ,  CHANG SHUNHUA T ,  CHATTY KIRAN V ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MUHAMAD MUJAHID

IPC: H01L21/336 ,  H01L23/60

Abstract: A robust ESD protection circuit, method and design structure for tolerant and failsafe designs are disclosed. A circuit (200) includes a middle junction control circuit (250) that turns off a top NFET (225) of a stacked NFET electrostatic discharge (ESD) protection circuit (pad 215, ground 220, top NFET 225, bottom NFET 230, top resistor 235, and bottom resistor 240) during an ESD event.

公开(公告)号：DE112012003772B4

公开(公告)日：2017-02-23

申请号：DE112012003772

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L21/332 ,  H01L23/60 ,  H01L27/06 ,  H01L29/74

Abstract: Verfahren zum Bilden einer Integrierten Schaltungseinheit, die einen Latch-up-Thyristor (100) einschließt, wobei das Verfahren aufweist: Bilden (202) einer Maske (501; 901) auf einer Oberseite eines Substrats (108), wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt (502; 902) des Substrats freiliegend lässt, wobei der zweite Abschnitt in einem einer n-Wanne oder einer p-Wanne (401) auf dem Substrat liegt; Ätzen (203) des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich (601; 1001) zu bilden; Bilden (204) eines verspannten Übergangs des Latch-up-Thyristors durch selektive epitaktische Abscheidung in dem geätzten Bereich; und Entfernen der Maske.

公开(公告)号：GB2509468B

公开(公告)日：2014-09-10

申请号：GB201407431

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER JR ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L29/74

Abstract: A latchup silicon controlled rectifier (SCR) includes a p+ region and an n+ region located in a p-well of the latchup SCR; and a p+ region and an n+ region located in a n-well of the latchup SCR, wherein the latchup SCR further comprises one of embedded silicon germanium (eSiGe) in the p+ region in the n-well of the latchup SCR and silicon carbide (SiC) in the n+ region in the p-well of the latchup SCR.

公开(公告)号：GB2509468A

公开(公告)日：2014-07-02

申请号：GB201407431

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER JR ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L29/74

Abstract: A method 200 of forming an IC device including a latchup silicon controlled rectifier (SCR) includes forming a mask on a top surface of a substrate 202, wherein the mask covers a first portion of the substrate and exposes a second portion of the substrate that is located in one of an n-well and a p-well on the substrate; etching the exposed second portion of the substrate to form an etched area 203; forming a stress engineered junction of the latchup SCR by selective epitaxial deposition in the etched area 204; and removing the mask 205.