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    FIELD EFFECT TRANSISTOR
    2.
    发明专利
    FIELD EFFECT TRANSISTOR 失效

    公开(公告)号：JP2000269484A

    公开(公告)日：2000-09-29

    申请号：JP15929699

    申请日：1999-06-07

    Applicant: IBM

    Inventor： BROWN JEFFREY S ,  GAUTHIER ROBERT J ,  VOLDMAN STEVEN H

    IPC: H01L29/78 ,  H01L21/28 ,  H01L21/8238 ,  H01L29/423

    Abstract: PROBLEM TO BE SOLVED: To provide a controllable method for solving the problem of corner parasitic current conduction, at shallow trench isolations having narrow devices. SOLUTION: This field effect transistor has a drain region 14, a polysilicon gate 16, an STI region 18, polysilicon gate conductor 20, a dielectric layer 22, a corner edge oxide film 24 and an MOSFET spacer 26. The corner edge oxide film 24, added to the dielectric layer 22, is formed on the device corners, thereby increasing the thickness of the oxide film on the device corners, as well as its threshold voltage Vt. This reduces both the off-current by the device corner and increases the edge dielectric breakdown voltage. Or this enables reduction of the MOSFET gate induced drain leakage.

    SILICON CONTROLLED RECTIFIER WITH STRESS-ENHANCED ADJUSTABLE TRIGGER VOLTAGE
    4.
    发明申请
    SILICON CONTROLLED RECTIFIER WITH STRESS-ENHANCED ADJUSTABLE TRIGGER VOLTAGE 审中-公开
    具有应力增强可调触发电压的硅控制整流器

    公开(公告)号：WO2012177375A3

    公开(公告)日：2014-05-01

    申请号：PCT/US2012040372

    申请日：2012-06-01

    Applicant: IBM ,  CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GAUTHIER ROBERT J ,  GEBRESELASIE EPHREM G ,  PHELPS RICHARD A ,  SHI YUN ,  STRICKER ANDREAS

    Inventor： CAMILLO-CASTILLO RENATA ,  DAHLSTROM ERIK M ,  GAUTHIER ROBERT J ,  GEBRESELASIE EPHREM G ,  PHELPS RICHARD A ,  SHI YUN ,  STRICKER ANDREAS

    IPC: H01L29/02

    CPC classification number: H01L29/7315 ,  G06F17/5063 ,  H01L27/0262 ,  H01L29/66393 ,  H01L29/7436

    Abstract: Device structures, fabrication methods, operating methods, and design structures for a silicon controlled rectifier. The method includes applying a mechanical stress to a region of a silicon controlled rectifier (SCR) at a level sufficient to modulate a trigger current of the SCR. The device and design structures include an SCR (62) with an anode (63), a cathode (65), a first region (14), and a second region (16) of opposite conductivity type to the first region. The first and second regions of the SCR are disposed in a current-carrying path between the anode and cathode of the SCR. A layer (26) is positioned on a top surface of a semiconductor substrate (30) relative to the first region and configured to cause a mechanical stress in the first region of the SCR at a level sufficient to modulate a trigger current of the SCR.

    Abstract translation: 可控硅整流器的器件结构，制造方法，操作方法和设计结构。 该方法包括以足以调节SCR的触发电流的水平对可控硅整流器（SCR）的区域施加机械应力。 装置和设计结构包括具有阳极（63），阴极（65），第一区域（14）和与第一区域相反的导电类型的第二区域（16）的SCR（62）。 SCR的第一和第二区域设置在SCR的阳极和阴极之间的通电路径中。 层（26）相对于第一区域被定位在半导体衬底（30）的顶表面上，并且被配置为使得在SCR的第一区域中的机械应力处于足以调制SCR的触发电流的水平。

    Durch Verspannung verbesserter Übergang für Latch-Up-SCR
    7.
    发明专利
    Durch Verspannung verbesserter Übergang für Latch-Up-SCR 未知

    公开(公告)号：DE112012003772T5

    公开(公告)日：2014-05-28

    申请号：DE112012003772

    申请日：2012-08-14

    Applicant: IBM

    Inventor： CAMPI JOHN B ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

    IPC: H01L29/66

    Abstract: Ein Verfahren 200 zum Bilden einer IC-Einheit, die einen Latch-up-Thyristor (Latch-up-SCR) einschließt, umfaßt Bilden einer Maske auf einer Oberseite eines Substrats 202, wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt des Substrats, der in einem von einer n-Wanne und einer p-Wanne auf dem Substrat liegt, freiliegend lässt; Ätzen des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich 203 zu bilden; Bilden eines verspannten Übergangs des Latch-up-SCR durch selektive epitaktische Abscheidung im geätzten Bereich 204; und Entfernen der Maske 205.

    HALBLEITERERZEUGNIS UND VERFAHREN ZU SEINER HERSTELLUNG
    9.
    发明专利
    HALBLEITERERZEUGNIS UND VERFAHREN ZU SEINER HERSTELLUNG 未知

    公开(公告)号：DE112011102518B4

    公开(公告)日：2018-09-06

    申请号：DE112011102518

    申请日：2011-09-14

    Applicant: IBM

    Inventor： ABOU-KHALIL MICHEL ,  GAUTHIER ROBERT J ,  LEE TOM C ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER S

    IPC: H01L23/60 ,  H01L21/822 ,  H01L29/747

    Abstract: Verfahren zur Herstellung eines Halbleitererzeugnisses, das aufweist:in einem ersten Abschnitt:Ausbilden von Grabenisolationsstrukturen mithilfe von Lithographie-, Ätz- und Abscheideprozessen in einer oberen Schicht eines Silicium-auf-Isolator-Substrats (SOI);zusammenhängend Ausbilden einer n-Wanne und einer p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden; undAusbilden einer n+-Zone und einer p+-Zone sowohl in der n-Wanne als auch in der p-Wanne mithilfe von Dotierstoffen und gleichzeitiges Blockieren von Abschnitten der n-Wanne und der p-Wanne mit Blöcken; undin einem zweiten Abschnitt angrenzend an den ersten Abschnitt:Ausbilden der Grabenisolationsstrukturen mithilfe derselben CMOS-Bearbeitungsschritte wie bei den Grabenisolationsstrukturen des ersten Abschnitts;Ausbilden der zusammenhängenden n-Wanne und p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden, mithilfe derselben CMOS-Bearbeitungsschritte wie bei der n-Wanne und der p-Wanne in dem ersten Abschnitt; undAusbilden einer einzigen n+-Zone in der n-Wanne und einer einzigen p+-Zone in der p-Wanne mithilfe derselben CMOS-Bearbeitungsschritte wie bei den n+-Zonen und den p+-Zonen des ersten Abschnitts, wobei Abschnitte der n-Wanne und der p-Wanne die einzige n+-Zone und die einzige p+-Zone trennen.

    Eine integrierte Schaltungseinheit und ein Verfahren zu deren Herstellung
    10.
    发明专利
    Eine integrierte Schaltungseinheit und ein Verfahren zu deren Herstellung 未知

    公开(公告)号：DE112012003772B4

    公开(公告)日：2017-02-23

    申请号：DE112012003772

    申请日：2012-08-14

    Applicant: IBM

    Inventor： CAMPI JOHN B ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

    IPC: H01L21/332 ,  H01L23/60 ,  H01L27/06 ,  H01L29/74

    Abstract: Verfahren zum Bilden einer Integrierten Schaltungseinheit, die einen Latch-up-Thyristor (100) einschließt, wobei das Verfahren aufweist: Bilden (202) einer Maske (501; 901) auf einer Oberseite eines Substrats (108), wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt (502; 902) des Substrats freiliegend lässt, wobei der zweite Abschnitt in einem einer n-Wanne oder einer p-Wanne (401) auf dem Substrat liegt; Ätzen (203) des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich (601; 1001) zu bilden; Bilden (204) eines verspannten Übergangs des Latch-up-Thyristors durch selektive epitaktische Abscheidung in dem geätzten Bereich; und Entfernen der Maske.

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