公开(公告)号：SG11202110345XA

公开(公告)日：2021-10-28

申请号：SG11202110345X

申请日：2020-05-12

Applicant: IBM

Inventor： LE GALLO-BOURDEAU MANUEL ,  KHADDAM-ALJAMEH RIDUAN ,  KULL LUKAS ,  FRANCESE PIER ANDREA ,  TOIFL THOMAS ,  SEBASTIAN ABU ,  ELEFTHERIOU EVANGELOS STAVROS

IPC: G06N3/063 ,  G06N3/08

Abstract: Methods and apparatus are provided for training an artificial neural network having a succession of neuron layers with interposed synaptic layers each having a respective set of N-bit fixed-point weights {w} for weighting signals propagated between its adjacent neuron layers, via an iterative cycle of signal propagation and weight-update calculation operations. Such a method includes, for each synaptic layer, storing a plurality p of the least-significant bits of each N-bit weight w in digital memory, and storing the next n-bit portion of each weight w in an analog multiply-accumulate unit comprising an array of digital memory elements. Each digital memory element comprises n binary memory cells for storing respective bits of the n-bit portion of a weight, where n≥1 and (p+n+m)=N where m≥0 corresponds to a defined number of most-significant zero bits in weights of the synaptic layer.

公开(公告)号：GB2521526A

公开(公告)日：2015-06-24

申请号：GB201420722

申请日：2014-11-21

Applicant: IBM

Inventor： TOIFL THOMAS ,  KULL LUKAS ,  FRANCESE PIER ANDREA

IPC: H04L7/033

Abstract: A method of phase rotation for use in clock recovery comprises the steps of: i) providing a timing estimation value (TEV) at least indicating for each of the input data symbols f(t) whether an input data sample has been sampled early or late by a sampling clock signal CLK; ii) generating a phase offset value φn-k indicating a phase rotation PR of the sampling clock signal CLK based on the TEV; and iii) modifying the timing function value based on a change of the phase offset value Δφ, resulting in the timing estimation value (TEV). In an embodiment, the timing estimation means includes a timing function block 61 which receives the corrected data samples and applies a Mueller-Muller timing function. An inner loop feeds back the obtained phase offset value φn-k to an adder 62 to correct the delay caused by propagation of the incoming data stream the ADC 2 and the optional feed forward equaliser 5. In general, the outer control loop and the inner control loop both perform feedback control to keep the timing function value to zero.

公开(公告)号：CA3137231A1

公开(公告)日：2020-11-19

申请号：CA3137231

申请日：2020-05-12

Applicant: IBM

Inventor： LE GALLO-BOURDEAU MANUEL ,  KHADDAM-ALJAMEH RIDUAN ,  KULL LUKAS ,  FRANCESE PIER ANDREA ,  TOIFL THOMAS ,  SEBASTIAN ABU ,  ELEFTHERIOU EVANGELOS STAVROS

IPC: G06N3/063 ,  G06N3/08

Abstract: Methods and apparatus are provided for training an artificial neural network having a succession of neuron layers with interposed synaptic layers each having a respective set of N-bit fixed-point weights {w} for weighting signals propagated between its adjacent neuron layers, via an iterative cycle of signal propagation and weight-update calculation operations. Such a method includes, for each synaptic layer, storing a plurality p of the least-significant bits of each N-bit weight w in digital memory, and storing the next n-bit portion of each weight w in an analog multiply-accumulate unit comprising an array of digital memory elements. Each digital memory element comprises n binary memory cells for storing respective bits of the n-bit portion of a weight, where n = 1 and (p + n + m) = N where m = 0 corresponds to a defined number of most-significant zero bits in weights of the synaptic layer.

公开(公告)号：GB2507306A

公开(公告)日：2014-04-30

申请号：GB201219199

申请日：2012-10-25

Applicant: IBM

Inventor： CORCOS DAN ,  ELAD DANNY ,  KAMINSKI NOAM ,  KLEIN BERNHARD ,  KULL LUKAS ,  MORF THOMAS E

IPC: G01J5/20 ,  G01J5/08

Abstract: A bolometer device 1, for use in a bolometer array, for measuring a radiation-induced temperature change. The bolometer device 1 comprises: a bolometer sensor comprising: at least two antenna elements 4 coupled with one of their ends at a center position; a temperature sensing element 3 attached at the center position for detecting a temperature at the center position and for providing an electrical measure in response to the detected temperature; and one or more holding elements 5, each for mechanically supporting the bolometer sensor at an end portion of a respective one of the antenna elements 4. At least one of the holding elements 5 is electrically conductive, so that the electrical measure can be read out via the holding element 5. The antenna elements may be formed spirally or linearly extending outwardly from the center position. The bolometer sensor may be centrally arranged in a support frame 2, and each of the holding elements 5 may couple the bolometer sensor with one side of the support frame 2.

公开(公告)号：GB2495177A

公开(公告)日：2013-04-03

申请号：GB201213563

申请日：2012-07-31

Applicant: IBM

Inventor： KULL LUKAS

IPC: H03M1/40

Abstract: In a capacitive ADC, the voltage Us on the capacitor array 4 is coupled to parallel comparators 5 and 6, one of the comparators providing a binary output to the successive approximation circuit 7,8,9 while the other comparator is being reset (53, figure 3) in preparation for comparison in the next conversion step. This interleaving technique allows a higher conversion speed and reduced latency yet does not require high power consumption or great IC area.

公开(公告)号：AU2020274862A1

公开(公告)日：2021-10-14

申请号：AU2020274862

申请日：2020-05-12

Applicant: IBM

Inventor： LE GALLO-BOURDEAU MANUEL ,  KHADDAM-ALJAMEH RIDUAN ,  KULL LUKAS ,  FRANCESE PIER ANDREA ,  TOIFL THOMAS ,  SEBASTIAN ABU ,  ELEFTHERIOU EVANGELOS STAVROS

IPC: G06N3/063 ,  G06N3/08

Abstract: Methods and apparatus are provided for training an artificial neural network having a succession of neuron layers with interposed synaptic layers each having a respective set of

公开(公告)号：DE112017000238T5

公开(公告)日：2018-08-23

申请号：DE112017000238

申请日：2017-02-24

Applicant: IBM

Inventor： ELEFTHERIOU EVANGELOS ,  KULL LUKAS ,  PANTAZI ANGELIKI ,  SEBASTIAN ABU ,  TUMA TOMAS ,  STANISAVLJEVIC MILOS

IPC: G06N3/02

Abstract: Eine Vorrichtung für künstliche Neuronen enthält eine resistive Speicherzelle, die in einer Eingangsschaltung mit einem Neuroneneingang zum Empfangen von neuronalen Eingangssignalen verbunden ist, und eine Stromquelle zum Liefern eines Lesestroms an die Zelle. Die Eingangsschaltung ist in Reaktion auf einen Satz von Steuersignalen selektiv konfigurierbar, definiert alternierende Lese- und Schreibphasen des Betriebs, um den Lesestrom während der Lesephase an die Zelle anzulegen und um einen Programmierstrom an die Zelle anzulegen, um den Zellenwiderstand beim Empfangen eines neuronalen Eingangssignals während der Schreibphase zu programmieren. Der Zellenwiderstand wird progressiv von einem ersten Zustand zu einem zweiten Zustand als Reaktion auf aufeinanderfolgende neuronale Eingangssignale geändert. Die Vorrichtung enthält ferner eine Ausgangsschaltung mit einem Neuronenausgang und einem digitalen Zwischenspeicher, der mit der Eingangsschaltung verbunden ist, um ein von dem Zellenwiderstand abhängiges Messsignal zu empfangen.

公开(公告)号：GB2529686A

公开(公告)日：2016-03-02

申请号：GB201415289

申请日：2014-08-29

Applicant: IBM

Inventor： KULL LUKAS ,  TOIFL THOMAS H

IPC: H03K5/24 ,  H03K3/356 ,  H03M1/40 ,  H03M1/46

Abstract: A latching comparator for a successive approximation analogue-to-digital converter comprises a differential amplifier pair 14a,14b which discharges the pre-charged nodes N1,N2 in dependence on the input potentials sn,sp. When the potential of one of the nodes N1, N2 falls sufficiently to turn on one of the transistors 13a or 13b regenerative operation of the inverter pairs 12a,13a and 13a,13 provides a logical output signal at nodes O1, O2. Charge is injected onto the nodes N1, N2 through capacitors 31a,31b shortly after the comparator is enabled, so that it takes longer for regenerative action to occur, thereby providing a longer integration time. The regenerative inverter pair is thus subjected to a larger differential voltage when regeneration finally commences, which allows a faster overall comparison to be obtained.

公开(公告)号：DE102012216025B4

公开(公告)日：2016-02-18

申请号：DE102012216025

申请日：2012-09-11

Applicant: IBM

Inventor： KULL LUKAS

IPC: H03M1/38

Abstract: Verfahren zum Betreiben eines Analog/Digital-Umsetzers (1) zum Umsetzen eines Eingangssignals in ein Mehrbit-Ausgangssignal in einem Umsetzungszyklus, das Folgendes umfasst: – Laden eines Kondensator-Array (4) durch Anlegen eines vorgegebenen Eingangssignalpotenzials; – Bewerten eines Abtastpotenzials, das durch das Kondensator-Array (4) bereitgestellt wird, in mehreren aufeinander folgenden Entscheidungsschritten, die durch wenigstens zwei Entscheidungs-Signalspeicher (5, 6) ausgeführt werden, wobei wenigstens einer der Entscheidungs-Signalspeicher (5, 6) die Bewertung für zwei Entscheidungsschritte ausführt; – Ändern des Abtastpotenzials durch Umschalten des Kondensator-Array (4) für jeden Entscheidungsschritt anhand eines Ergebnisses des Schritts zum Bewerten des Abtastpotenzials; wobei nachdem und/oder bevor der wenigstens eine der Entscheidungs-Signalspeicher (5, 6) die Bewertung für einen Entscheidungsschritt ausführt der Entscheidungs-Signalspeicher (5, 6) zurückgesetzt wird und zwei Entscheidungs-Signalspeicher (5, 6) die Schritte zum Bewerten und Rücksetzen abwechselnd ausführen, wobei ein Rücksetzen in jedem Entscheidungs-Signalspeicher (5, 6) nach einem Entscheidungsschritt und vor einem nachfolgenden Entscheidungsschritt ausgeführt wird.

公开(公告)号：DE102012216025A1

公开(公告)日：2013-04-04

申请号：DE102012216025

申请日：2012-09-11

Applicant: IBM

Inventor： KULL LUKAS

IPC: H03M1/38

Abstract: Die Erfindung bezieht sich auf einen Analog/Digital-Umsetzer (1) zum Umsetzen eines Eingangssignals in ein Mehrbit-Ausgangssignal in einem Umsetzungszyklus, der Folgendes umfasst: – ein Kondensator-Array (4), das durch Anlegen eines vorgegebenen Eingangssignalpotenzials geladen wird und ein Abtastpotenzial bereitstellt; – mehrere Entscheidungs-Signalspeicher (5, 6) zum Bewerten des Abtastpotenzials in mehreren aufeinander folgenden Entscheidungsschritten; – eine Logikeinheit (9) zum Ändern des Abtastpotenzials durch Umschalten des Kondensator-Array (4) für jeden Entscheidungsschritt anhand eines Bewertungsergebnisses eines vorhergehenden Entscheidungsschritts; wobei der Umsetzer (1) konfiguriert ist, um die Entscheidungs-Signalspeicher (5, 6) so zu steuern, dass wenigstens einer der Entscheidungs-Signalspeicher (5, 6) die Bewertung für zwei Entscheidungsschritte ausführt.