公开(公告)号：WO2008017625A3

公开(公告)日：2008-04-10

申请号：PCT/EP2007057916

申请日：2007-07-31

Applicant: IBM ,  IBM UK ,  GOWER KEVIN ,  TREMAINE ROBERT

Inventor： GOWER KEVIN ,  TREMAINE ROBERT

IPC: G06F1/32 ,  G06F1/20

CPC classification number: G06F1/3275 ,  G06F1/206 ,  G06F1/3225 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/16

Abstract: Systems and methods for providing distributed autonomous power management in a memory system. Embodiments include a memory system for storing and retrieving data for a processing system. The memory system includes a memory controller for receiving and responding to memory access requests, a memory bus in communication with the memory controller, a plurality of memory devices, and a control unit external to the memory controller. The memory devices are in communication with the memory controller via the memory bus, with one or more of the memory devices being associated with a group. The control unit autonomously manages power within and for the group of memory devices.

公开(公告)号：WO2008017625B1

公开(公告)日：2008-05-29

申请号：PCT/EP2007057916

申请日：2007-07-31

Applicant: IBM ,  IBM UK ,  GOWER KEVIN ,  TREMAINE ROBERT

Inventor： GOWER KEVIN ,  TREMAINE ROBERT

IPC: G06F1/32 ,  G06F1/20

CPC classification number: G06F1/3275 ,  G06F1/206 ,  G06F1/3225 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/16

Abstract: Systems and methods for providing distributed autonomous power management in a memory system. Embodiments include a memory system for storing and retrieving data for a processing system. The memory system includes a memory controller for receiving and responding to memory access requests, a memory bus in communication with the memory controller, a plurality of memory devices, and a control unit external to the memory controller. The memory devices are in communication with the memory controller via the memory bus, with one or more of the memory devices being associated with a group. The control unit autonomously manages power within and for the group of memory devices.

Abstract translation: 在存储器系统中提供分布式自治电源管理的系统和方法。 实施例包括用于存储和检索处理系统的数据的存储器系统。 存储器系统包括用于接收和响应存储器访问请求的存储器控​​制器，与存储器控制器通信的存储器总线，多个存储器设备以及存储器控制器外部的控制单元。 存储器装置经由存储器总线与存储器控制器通信，其中一个或多个存储器装置与组相关联。 控制单元自主管理该组内存设备内的电力。

公开(公告)号：WO2007135077B1

公开(公告)日：2008-01-17

申请号：PCT/EP2007054794

申请日：2007-05-16

Applicant: IBM ,  IBM UK ,  DREPS DANIEL ,  GOWER KEVIN ,  MAULE WARREN ,  TREMAINE ROBERT

Inventor： DREPS DANIEL ,  GOWER KEVIN ,  MAULE WARREN ,  TREMAINE ROBERT

IPC: G06F13/16

CPC classification number: G06F13/1684 ,  G06F13/1673 ,  G06F13/1678 ,  Y02D10/14

Abstract: Memory systems are disclosed that include a memory controller and an outbound link with the memory controller connected to the outbound link. The outbound link typically includes a number of conductive pathways that conduct memory signals from the memory controller to memory buffer devices in a first memory layer; and at least two memory buffer devices in a first memory layer. Each memory buffer device in the first memory layer typically is connected to the outbound link to receive memory signals from the memory controller.

Abstract translation: 公开了包括存储器控制器和与存储器控制器连接到出站链路的出站链路的存储器系统。 出站链路通常包括将存储器信号从存储器控制器传送到第一存储器层中的存储器缓冲器件的多个导电路径; 以及在第一存储器层中的至少两个存储缓冲器件。 第一存储器层中的每个存储器缓冲器件通常连接到出站链路以从存储器控制器接收存储器信号。

公开(公告)号：DE112011100118T5

公开(公告)日：2012-11-08

申请号：DE112011100118

申请日：2011-01-19

Applicant: IBM

Inventor： KIM KYU-HYOUN ,  DREPS DANIEL ,  SORNA MICHAEL ,  KERR MICHAEL KEVIN ,  MANN DAVID WILLIAM ,  MOSSMAN JAMES ,  TREMAINE ROBERT ,  GOWER KEVIN ,  ZEVIN WILLIAM MARK

IPC: G06F13/42 ,  G06F13/16 ,  G11C7/10

Abstract: Ein Verfahren und eine Vorrichtung zum Ermitteln der ordnungsgemäßen zeitlichen Abstimmung für das Empfangen einer von einem adressierten Speicherchip auf einem bidirektionalen Data Strobe gesendeten normalen Umschaltung in einem Hostcomputer in einem Speichersystem. Es wird eine Verschiebung in dem Data Strobe hergestellt, entweder durch Ausgabe des Befehls an den adressierten Speicherchip während eines Einarbeitungszeitraums, den Data Strobe in einen bekannten Zustand zu bringen, oder durch Bereitstellen einer Spannungsverschiebung zwischen einer wahren und einer komplementären Phase in dem Data Strobe oder durch Bereitstellen einer Schaltkreisvorspannung in einem Differenzempfänger auf dem Hostcomputer, der das Data Strobe empfängt. Eine Reihe von Lesebefehlen wird von dem Hostcomputer an den adressierten Speicherchip gesendet, der durch Senden der normalen Umschaltung reagiert. Die zeitliche Abstimmung des Empfangens der normalen Umschaltung, die von dem Hostcomputerchip empfangen wird, wird so lange angepasst, bis die normale Umschaltung ordnungsgemäß empfangen wird.

公开(公告)号：DE112011100118B4

公开(公告)日：2015-01-08

申请号：DE112011100118

申请日：2011-01-19

Applicant: IBM

Inventor： KIM KYU-HYOUN ,  DREPS DANIEL ,  SORNA MICHAEL ,  KERR MICHAEL KEVIN ,  MANN DAVID WILLIAM ,  MOSSMAN JAMES ,  TREMAINE ROBERT ,  GOWER KEVIN ,  ZEVIN WILLIAM MARK

IPC: G06F13/42 ,  G06F13/16 ,  G11C7/10

Abstract: Ein Verfahren und eine Vorrichtung zum Ermitteln der ordnungsgemäßen zeitlichen Abstimmung für das Empfangen einer von einem adressierten Speicherchip auf einem bidirektionalen Data Strobe gesendeten normalen Umschaltung in einem Hostcomputer in einem Speichersystem. Es wird eine Verschiebung in dem Data Strobe hergestellt, entweder durch Ausgabe des Befehls an den adressierten Speicherchip während eines Einarbeitungszeitraums, den Data Strobe in einen bekannten Zustand zu bringen, oder durch Bereitstellen einer Spannungsverschiebung zwischen einer wahren und einer komplementären Phase in dem Data Strobe oder durch Bereitstellen einer Schaltkreisvorspannung in einem Differenzempfänger auf dem Hostcomputer, der das Data Strobe empfängt. Eine Reihe von Lesebefehlen wird von dem Hostcomputer an den adressierten Speicherchip gesendet, der durch Senden der normalen Umschaltung reagiert. Die zeitliche Abstimmung des Empfangens der normalen Umschaltung, die von dem Hostcomputerchip empfangen wird, wird so lange angepasst, bis die normale Umschaltung ordnungsgemäß empfangen wird.

公开(公告)号：GB2490432A

公开(公告)日：2012-10-31

申请号：GB201210237

申请日：2011-01-19

Applicant: IBM

Inventor： KIM KYU-HYOUN ,  DREPS DANIEL MARK ,  SORNA MICHAEL ,  KERR MICHAEL KEVIN ,  MANN DAVID WILLIAM ,  MOSSMAN JAMES ,  GOWER KEVIN ,  TREMAINE ROBERT ,  ZEVIN WILLIAM MARK

IPC: G06F13/16 ,  G06F13/42 ,  G11C7/10

Abstract: A method and apparatus for determining correct timing for receiving, in a host in a memory system, of a normal toggle transmitted by an addressed memory chip on a bidirectional data strobe. An offset in the data strobe is established, either by commanding the addressed memory chip, in a training period, to drive the data strobe to a known state, except during transmission of a normal toggle, or by providing a voltage offset between a true and a complement phase in the data strobe, or by providing a circuit bias in a differential receiver on the host the receives the data strobe. A series of read commands are transmitted by the host to the addressed memory chip, which responds by transmitting the normal toggle. Timing of reception of the normal toggle as received by the host chip is adjusted until the normal toggle is correctly received.