公开(公告)号：WO2007135077B1

公开(公告)日：2008-01-17

申请号：PCT/EP2007054794

申请日：2007-05-16

Applicant: IBM ,  IBM UK ,  DREPS DANIEL ,  GOWER KEVIN ,  MAULE WARREN ,  TREMAINE ROBERT

Inventor： DREPS DANIEL ,  GOWER KEVIN ,  MAULE WARREN ,  TREMAINE ROBERT

IPC: G06F13/16

CPC classification number: G06F13/1684 ,  G06F13/1673 ,  G06F13/1678 ,  Y02D10/14

Abstract: Memory systems are disclosed that include a memory controller and an outbound link with the memory controller connected to the outbound link. The outbound link typically includes a number of conductive pathways that conduct memory signals from the memory controller to memory buffer devices in a first memory layer; and at least two memory buffer devices in a first memory layer. Each memory buffer device in the first memory layer typically is connected to the outbound link to receive memory signals from the memory controller.

Abstract translation: 公开了包括存储器控制器和与存储器控制器连接到出站链路的出站链路的存储器系统。 出站链路通常包括将存储器信号从存储器控制器传送到第一存储器层中的存储器缓冲器件的多个导电路径; 以及在第一存储器层中的至少两个存储缓冲器件。 第一存储器层中的每个存储器缓冲器件通常连接到出站链路以从存储器控制器接收存储器信号。

公开(公告)号：WO2009100976A3

公开(公告)日：2009-11-12

申请号：PCT/EP2009050819

申请日：2009-01-26

Applicant: IBM ,  FERRAIOLO FRANK ,  DREPS DANIEL ,  REESE ROBERT ,  SCHMATZ MARTIN

Inventor： FERRAIOLO FRANK ,  DREPS DANIEL ,  REESE ROBERT ,  SCHMATZ MARTIN

IPC: H04L25/03

CPC classification number: H04L25/03866

Abstract: A communications system that may include a transmitter, a receiver, connected over a communications network. A communication link on the communications network may transfer data between the transmitter and the receiver. The system may also include a logic unit to scramble a plurality of portions of the data at the transmitter based upon the communication link and may unscramble the plurality of portions of the data at the receiver. As a result, the logic unit may provide improved performance of the communication link and/or reduced power consumption of the communication link.

Abstract translation: 可以包括通过通信网络连接的发射机，接收机的通信系统。 通信网络上的通信链路可以在发射机和接收机之间传送数据。 系统还可以包括逻辑单元，用于基于通信链路在发射机处对数据的多个部分进行加扰，并且可以在接收器处解扰数据的多个部分。 结果，逻辑单元可以提供通信链路的改进的性能和/或通信链路的降低的功耗。

公开(公告)号：DE112011100118B4

公开(公告)日：2015-01-08

申请号：DE112011100118

申请日：2011-01-19

Applicant: IBM

Inventor： KIM KYU-HYOUN ,  DREPS DANIEL ,  SORNA MICHAEL ,  KERR MICHAEL KEVIN ,  MANN DAVID WILLIAM ,  MOSSMAN JAMES ,  TREMAINE ROBERT ,  GOWER KEVIN ,  ZEVIN WILLIAM MARK

IPC: G06F13/42 ,  G06F13/16 ,  G11C7/10

Abstract: Ein Verfahren und eine Vorrichtung zum Ermitteln der ordnungsgemäßen zeitlichen Abstimmung für das Empfangen einer von einem adressierten Speicherchip auf einem bidirektionalen Data Strobe gesendeten normalen Umschaltung in einem Hostcomputer in einem Speichersystem. Es wird eine Verschiebung in dem Data Strobe hergestellt, entweder durch Ausgabe des Befehls an den adressierten Speicherchip während eines Einarbeitungszeitraums, den Data Strobe in einen bekannten Zustand zu bringen, oder durch Bereitstellen einer Spannungsverschiebung zwischen einer wahren und einer komplementären Phase in dem Data Strobe oder durch Bereitstellen einer Schaltkreisvorspannung in einem Differenzempfänger auf dem Hostcomputer, der das Data Strobe empfängt. Eine Reihe von Lesebefehlen wird von dem Hostcomputer an den adressierten Speicherchip gesendet, der durch Senden der normalen Umschaltung reagiert. Die zeitliche Abstimmung des Empfangens der normalen Umschaltung, die von dem Hostcomputerchip empfangen wird, wird so lange angepasst, bis die normale Umschaltung ordnungsgemäß empfangen wird.

公开(公告)号：AT492886T

公开(公告)日：2011-01-15

申请号：AT08775264

申请日：2008-07-21

Applicant: IBM

Inventor： CASES MOISES ,  PHAM NAM ,  ARAUJO DANIEL ,  MUTNURY BHYRAV ,  DREPS DANIEL

IPC: G11C29/56 ,  G06F11/273

Abstract: A programmable diagnostic memory module provides enhanced testability of memory controller and memory subsystem design. The programmable diagnostic memory module includes an interface for communicating with an external diagnostic system, and the interface is used to transfer commands to the memory module to alter various behaviors of the memory module. The altered behaviors may be changing data streams that are written to the memory module to simulate errors, altering the timing and/or loading of the memory module signals, downloading programs for execution by a processor core within the memory module, changing driver strengths of output signals of the memory module, and manipulating in an analog domain, signals at terminals of the memory module such as injecting noise on power supply connections to the memory module. The memory module may emulate multiple selectable memory module types, and may include a complete storage array to provide standard memory module operation.

公开(公告)号：GB2509375B

公开(公告)日：2014-12-10

申请号：GB201319714

申请日：2013-11-08

Applicant: IBM

Inventor： HARPER HUBERT ,  DREPS DANIEL ,  FERRAIOLO FRANK ,  WEBEL TOBIAS ,  WEISS ULRICH ,  TONG CHING-LUNG L ,  MAK PAK-KIN

IPC: G06F1/12 ,  G06F1/08 ,  G06F5/16 ,  G06F13/40

公开(公告)号：DE112011100118T5

公开(公告)日：2012-11-08

申请号：DE112011100118

申请日：2011-01-19

Applicant: IBM

Inventor： KIM KYU-HYOUN ,  DREPS DANIEL ,  SORNA MICHAEL ,  KERR MICHAEL KEVIN ,  MANN DAVID WILLIAM ,  MOSSMAN JAMES ,  TREMAINE ROBERT ,  GOWER KEVIN ,  ZEVIN WILLIAM MARK

IPC: G06F13/42 ,  G06F13/16 ,  G11C7/10

Abstract: Ein Verfahren und eine Vorrichtung zum Ermitteln der ordnungsgemäßen zeitlichen Abstimmung für das Empfangen einer von einem adressierten Speicherchip auf einem bidirektionalen Data Strobe gesendeten normalen Umschaltung in einem Hostcomputer in einem Speichersystem. Es wird eine Verschiebung in dem Data Strobe hergestellt, entweder durch Ausgabe des Befehls an den adressierten Speicherchip während eines Einarbeitungszeitraums, den Data Strobe in einen bekannten Zustand zu bringen, oder durch Bereitstellen einer Spannungsverschiebung zwischen einer wahren und einer komplementären Phase in dem Data Strobe oder durch Bereitstellen einer Schaltkreisvorspannung in einem Differenzempfänger auf dem Hostcomputer, der das Data Strobe empfängt. Eine Reihe von Lesebefehlen wird von dem Hostcomputer an den adressierten Speicherchip gesendet, der durch Senden der normalen Umschaltung reagiert. Die zeitliche Abstimmung des Empfangens der normalen Umschaltung, die von dem Hostcomputerchip empfangen wird, wird so lange angepasst, bis die normale Umschaltung ordnungsgemäß empfangen wird.

公开(公告)号：DE112018003635B4

公开(公告)日：2021-05-06

申请号：DE112018003635

申请日：2018-09-26

Applicant: IBM

Inventor： HEJASE JOSE ALE ,  BECKER WIREN ,  DREPS DANIEL ,  CHUN SUNGJUN ,  BEAMAN BRIAN

IPC: H01R12/52 ,  H01L23/64 ,  H01R33/76

Abstract: Verfahren, wobei das Verfahren aufweist:Bereitstellen eines Körpers (102) für einen Hybridkontaktflächengitter-Array-Verbinder, wobei der Körper (102) eine erste Mehrzahl von Löchern (104) und eine zweite Mehrzahl von Löchern (106, 402) enthält;Abscheiden einer leitfähigen Schicht (208, 210) auf einer oberen Fläche des Körpers (102), einer unteren Fläche des Körpers (102) und auf Wandflächen der ersten Mehrzahl von Löchern (104), wobei die obere Fläche des Körpers (102) mit der unteren Fläche des Körpers (102) elektrisch übereinstimmt;Entfernen der leitfähigen Schicht (208, 210) von Wandflächen eines ersten Teilsatzes (202) der ersten Mehrzahl von Löchern (104); undEntfernen eines Abschnitts der leitfähigen Schicht (208, 210) auf der oberen Fläche des Körpers (102) und der unteren Fläche des Körpers (102) aus einem Bereich (206), der den ersten Teilsatz (202) der ersten Mehrzahl von Löchern (104) umgibt.

公开(公告)号：DE112018003635T5

公开(公告)日：2020-04-16

申请号：DE112018003635

申请日：2018-09-26

Applicant: IBM

Inventor： HEJASE JOSE ALE ,  BECKER WIREN ,  DREPS DANIEL ,  CHUN SUNGJUN ,  BEAMAN BRIAN

IPC: H01R12/00

Abstract: Ausführungsformen der vorliegenden Erfindung enthalten ein Verfahren zum Fertigen eines Hybridkontaktflächengitter-Array-Verbinders und der resultierenden Strukturen. Ein Körper wird bereitgestellt. Der Körper enthält eine erste Mehrzahl von Löchern und eine zweite Mehrzahl von Löchern. Eine leitfähige Schicht wird auf der oberen und der unteren Fläche des Körpers und den Wandflächen der ersten Mehrzahl von Löchern abgeschieden, was dazu führt, dass die obere und die untere Fläche elektrisch übereinstimmen. Die leitfähige Schicht wird von den Wandflächen eines ersten Teilsatzes der ersten Mehrzahl von Löchern entfernt. Ein Abschnitt der leitfähigen Schicht wird von der oberen Fläche des Körpers und der unteren Fläche des Körpers aus einem Bereich entfernt, der den ersten Teilsatz der ersten Mehrzahl von Löchern umgibt.

公开(公告)号：GB2509375A

公开(公告)日：2014-07-02

申请号：GB201319714

申请日：2013-11-08

Applicant: IBM

Inventor： HARPER HUBERT ,  DREPS DANIEL ,  FERRAIOLO FRANK ,  WEBEL TOBIAS ,  WEISS ULRICH ,  TONG CHING-LUNG L ,  MAK PAK-KIN

IPC: G06F1/12 ,  G06F1/08 ,  G06F13/40

Abstract: A method for clock domain crossing is disclosed, where data is transferred from a first clock domain 160 to a second clock domain 170, wherein the second clock domain has a fixed clock frequency and the first clock domain has a variable clock frequency; the variable frequency being equal to or lower than the fixed frequency. The method comprises writing the data from the first clock domain into two buffers 110/120 connected in parallel with each other. The buffers both have time delays when transferring data from the first clock domain to the second, the time delay of the second buffer being longer than the time delay of the first buffer. The data is forwarded from the first buffer to the second clock domain when the variable frequency is equal to the fixed frequency (when in a synchronous mode), and the data is forwarded from the second buffer to the second clock domain when the variable frequency is lower than the fixed frequency (when in an asynchronous mode). The buffers may be first-in-first-out (FIFO) buffers.