公开(公告)号：WO2004053982A3

公开(公告)日：2004-10-14

申请号：PCT/EP0314172

申请日：2003-12-12

Applicant: INFINEON TECHNOLOGIES AG ,  INFINEON TECHNOLOGIES FLASH GM ,  BOLLU MICHAEL ,  KOHLHASE ARMIN ,  LUDWIG CHRISTOPH ,  PALM HERBERT ,  WILLER JOSEF

Inventor： BOLLU MICHAEL ,  KOHLHASE ARMIN ,  LUDWIG CHRISTOPH ,  PALM HERBERT ,  WILLER JOSEF

IPC: H01L21/8246 ,  H01L27/115 ,  G11C1/00

CPC classification number: H01L27/11568 ,  H01L27/115

Abstract: In the case of this semiconductor memory having NROM cells, the channel regions of the memory transistors (T) in each case run transversely with respect to the relevant word line (2), the bit lines are arranged on the top side of the word lines and in a manner electrically insulated from the latter, and electrically conductive cross-connections (21) are present, which are arranged in sections in interspaces between the word lines and in a manner electrically insulated from the latter and are connected to the bit lines in each case in next but one sequence.

Abstract translation: 在具有NROM单元的半导体存储器的情况下，各存储晶体管（T）的沟道区域相对于相关字线（2）横向延伸，位线布置在字线的顶侧 并以一种与后者电绝缘的方式，并且存在导电交叉连接件（21），它们以字线间隔布置并以与后者之间的电绝缘方式连接到位线 每个案例在下一个序列中。

公开(公告)号：DE102009035926A1

公开(公告)日：2010-03-25

申请号：DE102009035926

申请日：2009-08-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN

IPC: G11C8/14 ,  G11C11/408

Abstract: Embodiments of the invention describe compact memory arrays. In one embodiment, the memory cell array includes first, second, and third gate lines disposed over a substrate, the second gate lines are disposed between the first and the third gate lines. The first, the second, and the third gate lines form adjacent gate lines of the memory cell array. The memory cell array further includes first metal lines disposed over the first gate lines, the first metal lines coupled to the first gate lines; second metal lines disposed over the second gate lines, the second metal lines coupled to the second gate lines; and third metal lines disposed over the third gate lines, the third metal lines coupled to the third gate lines. The first metal lines, the second metal lines and the third metal lines are disposed in different metallization levels.

公开(公告)号：AU2003294845A1

公开(公告)日：2004-06-30

申请号：AU2003294845

申请日：2003-12-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： PALM HERBERT ,  WILLER JOSEF ,  BOLLU MICHAEL ,  KOHLHASE ARMIN ,  LUDWIG CHRISTOPH

IPC: H01L21/8246 ,  H01L27/115

Abstract: In the case of this semiconductor memory having NROM cells, the channel regions of the memory transistors in each case run transversely with respect to the relevant word line, the bit lines are arranged on the top side of the word lines and in a manner electrically insulated from the latter, and electrically conductive cross-connections are present, which are arranged in sections in interspaces between the word lines and in a manner electrically insulated from the latter and are connected to the bit lines in each case in next but one sequence.

公开(公告)号：DE102009035926B4

公开(公告)日：2016-06-30

申请号：DE102009035926

申请日：2009-08-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS DR ,  OTTERSTEDT JAN DR

IPC: G11C8/14 ,  G11C11/408 ,  H01L27/105

Abstract: Speicherzellenarray, aufweisend • erste Gateleitungen, zweite Gateleitungen und dritte Gateleitungen, die über einem Substrat angeordnet sind, wobei die zweiten Gateleitungen zwischen den ersten Gateleitungen und den dritten Gateleitungen angeordnet sind und wobei die ersten Gateleitungen, die zweiten Gateleitungen und die dritten Gateleitungen angrenzende Gateleitungen des Speicherzellenarrays bilden; • erste Metallleitungen, die über den ersten Gateleitungen angeordnet sind und die in Richtung der ersten Gateleitungen verlaufen, wobei die ersten Metallleitungen mit den ersten Gateleitungen elektrisch gekoppelt sind; • zweite Metallleitungen, die über den zweiten Gateleitungen angeordnet sind und die in Richtung der zweiten Gateleitungen verlaufen, wobei die zweiten Metallleitungen mit den zweiten Gateleitungen elektrisch gekoppelt sind; • dritte Metallleitungen, die über den dritten Gateleitungen angeordnet sind und die in Richtung der dritten Gateleitungen verlaufen, wobei die dritten Metallleitungen mit den dritten Gateleitungen elektrisch gekoppelt sind, wobei die ersten Metallleitungen, die zweiten Metallleitungen und die dritten Metallleitungen in verschiedenen Metallisierungsebenen angeordnet sind; • mit ersten Bereichen, die Kontakte aufweisen, die die ersten Gateleitungen nur mit den ersten Metallleitungen elektrisch koppeln; • mit zweiten Bereichen, die die zweiten Gateleitungen mit den zweiten Metallleitungen elektrisch koppeln; • wobei jede der ersten Metallleitungen einen ersten Abschnitt, der zumindest einen der ersten Bereiche umfasst, und einen zweiten Abschnitt aufweist, der benachbart zu zumindest einem der zweiten Bereiche angeordnet ist, wobei jeder der zweiten Abschnitte der ersten Metallleitungen in Richtung der ersten Gateleitungen bezüglich eines ersten Abschnitts der korrespondierenden ersten Metallleitungen versetzt ist.

公开(公告)号：DE102006040571B4

公开(公告)日：2015-10-15

申请号：DE102006040571

申请日：2006-08-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SOMMER MICHAEL ,  BOLLU MICHAEL

IPC: G11C7/22 ,  G11C7/06 ,  G11C16/26

Abstract: Vorrichtung (100) zum Auslesen einer, in einem Speicher (102) speicherbaren Speicherinformation, wobei von dem Speicher in einer Haltephase ein Leckstrom und in einer Auslesephase ein, von der Speicherinformation abhängiger Auslesestrom bereitstellbar ist, mit folgenden Merkmalen: einer durch eine einzelne Kapazität (C3) gebildeten Integrationseinrichtung (104) zum Aufintegrieren einer von dem Leckstrom hergeleiteten ersten Größe während der Haltephase und zum Bereitstellen einer, einem aufintegrierten Leckstrom entsprechenden Leckspannung sowie zum Aufintegrieren einer von dem Auslesestrom hergeleiteten zweiten Größe während der Auslesephase und zum Bereitstellen einer, einem aufintegrierten Auslesestrom entsprechenden Auslesespannung, wobei die Leckspannung einer am Ende der Haltephase an der einzelnen Kapazität (C3) abfallenden Spannung entspricht und die Auslesespannung einer am Ende der Auslesephase an der einzelnen Kapazität (C3) abfallenden Spannung entspricht; einer Rücksetzeinrichtung (212), die konfiguriert ist, um die Integrationseinrichtung zwischen der Haltephase und der Auslesephase in einen rückgesetzten Zustand zu bringen; und einer Vergleichseinrichtung (106) zum Bereitstellen eines Auslesewertes, der der Speicherinformation entspricht, abhängig von der Leckspannung und der Auslesespannung.

公开(公告)号：DE102010037978A1

公开(公告)日：2011-05-12

申请号：DE102010037978

申请日：2010-10-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  CHAN NIGEL ,  LEBEDEV DMITRI ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN

IPC: G11C16/10 ,  G11C16/14

公开(公告)号：DE102009057356A1

公开(公告)日：2010-06-17

申请号：DE102009057356

申请日：2009-12-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTTERSTEDT JAN ,  ALLERS WOLF ,  NIRSCHL THOMAS ,  BOLLU MICHAEL

IPC: G11C16/10

Abstract: Es werden hier nichtflüchtige Speicher und Verfahren zum Programmieren derselben offenbart. In einem Ausführungsbeispiel umfasst das Verfahren zum Programmieren einer Speicheranordnung das Empfangen einer Reihe von Datenblöcken, wobei jeder Datenblock eine Anzahl von Bits aufweist, die programmiert werden sollen, das Feststellen der Anzahl von Bits, die in einem ersten Datenblock programmiert werden sollen, das Feststellen der Anzahl von Bits, die in einem zweiten Datenblock programmiert werden sollen, und das Schreiben der ersten und der zweiten Datenblöcke parallel in eine Speicheranordnung, wenn die Summe der Anzahl von Bits, die in dem ersten Datenblock und dem zweiten Datenblock programmiert werden sollen, nicht größer als ein maximaler Wert ist.

公开(公告)号：DE102008026089A1

公开(公告)日：2009-12-03

申请号：DE102008026089

申请日：2008-05-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ALLERS WOLF ,  BOLLU MICHAEL ,  NIRSCHL THOMAS ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN ,  SOMMER MICHAEL BERNHARD

IPC: G11C13/02

Abstract: The method involves providing a phase change memory array comprising a phase change memory element in row with an access device between an address line e.g. bit line, and a current line. Current produced by the memory element is passed from the address line to the current line. Another current produced by the memory element is passed from the current line to the address line, where the former current corresponds to write operation or read operation and the latter current corresponds to another write operation or another read operation. An independent claim is also included for a memory system, comprising a memory array.

公开(公告)号：DE102006040571A1

公开(公告)日：2008-03-13

申请号：DE102006040571

申请日：2006-08-30

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SOMMER MICHAEL ,  BOLLU MICHAEL

IPC: G11C7/22

Abstract: A device for reading out memory information storable in a memory has an integrator and a comparator. The memory provides, in a hold phase, a leakage current, and in a readout phase, a readout current. The readout current is dependent on the stored memory information. The integrator is adapted to integrate a quantity derived from the leakage current during the hold phase, and to provide a leakage voltage corresponding to an integrated leakage current. The integrator is further adapted to integrate a quantity derived from the readout current during the readout phase, and to provide a readout voltage corresponding to an integrated readout current. The comparator may compare the leakage voltage to the readout voltage and provide, in dependence on the comparison, a readout value corresponding to the memory information.

公开(公告)号：DE10258194B4

公开(公告)日：2005-11-03

申请号：DE10258194

申请日：2002-12-12

Applicant: INFINEON TECHNOLOGIES AG ,  INFINEON TECHNOLOGIES FLASH GM

Inventor： BOLLU MICHAEL ,  PALM HERBERT ,  WILLER JOSEF ,  LUDWIG CHRISTOPH ,  KOHLHASE ARMIN

IPC: H01L21/8246 ,  H01L27/115 ,  H01L21/8247

Abstract: In the case of this semiconductor memory having NROM cells, the channel regions of the memory transistors in each case run transversely with respect to the relevant word line, the bit lines are arranged on the top side of the word lines and in a manner electrically insulated from the latter, and electrically conductive cross-connections are present, which are arranged in sections in interspaces between the word lines and in a manner electrically insulated from the latter and are connected to the bit lines in each case in next but one sequence.