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    1.
    发明专利
    未知

    公开(公告)号：DE102006001601B4

    公开(公告)日：2008-06-26

    申请号：DE102006001601

    申请日：2006-01-11

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BRADL STEPHAN ,  HOLMER RAINER

    IPC: H01L21/82 ,  H01L23/544

    Abstract: The wafer (1) has a rear side identification (2) with a set of information of monocrystalline and surface and/or rear side configuration. A semiconductor wafer upper side (3) has a set of semiconductor chip positions arranged in rows (4) and columns (5). An information chip (8), which has the information of the rear side identification, is arranged at an exposed semiconductor chip position (7). The circumference (9) of the wafer has a marking in the form of a recess (10), and the exposed semiconductor chip position is arranged in the border area of the wafer adjacent to the marking. An independent claim is also included for a method of manufacturing a semiconductor wafer.

    Integrierte Schaltung, Verfahren zur Erfassung von Daten, Messsystem und Computerprogramm
    2.
    发明专利
    Integrierte Schaltung, Verfahren zur Erfassung von Daten, Messsystem und Computerprogramm 未知

    公开(公告)号：DE102009006926B4

    公开(公告)日：2013-09-05

    申请号：DE102009006926

    申请日：2009-02-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KOHLERT DIETER ,  DUSCHINGER BERNHARD ,  HERMANN JOSEF ,  HOLMER RAINER ,  MACKH GUNTHER ,  PENKA SABINE ,  SCHUDERER BERTHOLD ,  SCHWALBE GRIT ,  SEIDEMANN GEORG ,  SIXT ERHARD

    IPC: G01R31/28 ,  G01R27/02 ,  H01L21/822

    Abstract: Integrierte Schaltung, die folgende Merkmale aufweist: eine Mehrzahl von Zellen (100; 100-1... 100-4), wobei jede Zelle (100; 100-1... 100-4) folgendes aufweist: einen ersten Versorgungsknoten (120); einen zweiten Versorgungsknoten (140); eine Serienschaltung mit einem ersten Transistor (160, S1), einem zweiten Transistor (170, S2) und einem elektrischen Element (110, RX), wobei die Serienschaltung zwischen den ersten und den zweiten Versorgungsknoten (120, 140) gekoppelt ist, und wobei das elektrische Element (110, RX) einen ersten und einen zweiten Knoten umfasst; einen zwischen den ersten Knoten des elektrischen Elements (110, RX) und einen ersten Ausgangsknoten (220) der Zelle (100; 100-1... 100-4) gekoppelten dritten Transistor (240, S3); und einen zwischen den zweiten Knoten des elektrischen Elements (110, RX) und einen zweiten Ausgangsknoten (250) der Zelle (100; 100-1... 100-4) gekoppelten vierten Transistor (270, S4), wobei ein Steueranschluss des ersten, des dritten und des vierten Transistors (160, 240, 270, S1, S3, S4) mit einem ersten Kontrollknoten (180) der Zelle (100; 100-1... 100-4) gekoppelt ist; und wobei ein Steueranschluss des zweiten Transistors (170, S2) mit einem zweiten Kontrollknoten (200) der Zelle (100; 100-1... 100-4) gekoppelt ist.

    Verfahren zum Anlegen einer Prüfspannung an ein Halbleiterbauelement und Halbleiteranordnung
    5.
    发明专利
    Verfahren zum Anlegen einer Prüfspannung an ein Halbleiterbauelement und Halbleiteranordnung 未知

    公开(公告)号：DE102009013098A1

    公开(公告)日：2010-09-23

    申请号：DE102009013098

    申请日：2009-03-13

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HOLMER RAINER ,  POEPPEL GERHARD

    IPC: G01R31/28 ,  G01R31/26

    Abstract: Ein Verfahren zum Anlegen einer Prüfspannung an ein Halbleiterbauelement beinhaltet Einleiten einer Basisspannung in ein Bauelementgehäuse, in dem sich ein Halbleiterbauelement befindet, an das eine gegenüber der Basisspannung erhöhte Prüfspannung anzulegen ist, Erzeugen einer gegenüber der Basisspannung erhöhten Prüfspannung aus der eingeleiteten Basisspannung in dem Bauelementgehäuse und Anlegen der Prüfspannung an das Halbleiterbauelement. Eine Halbleiteranordnung zur Ausführung des Verfahrens wird bereitgestellt.

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