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    Ein Verfahren zum Herstelllen eines Anschlussgebiets an einer Seitenwand eines Halbleiterkörpers
    1.
    发明专利
    Ein Verfahren zum Herstelllen eines Anschlussgebiets an einer Seitenwand eines Halbleiterkörpers 未知

    公开(公告)号：DE102011101035A1

    公开(公告)日：2012-11-15

    申请号：DE102011101035

    申请日：2011-05-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： AHRENS CARSTEN ,  SCHUDERER BERTHOLD ,  WILLKOFER STEFAN

    IPC: H01L21/283 ,  H01L21/308 ,  H01L21/762

    Abstract: Bei einem Verfahren zur Herstellung eines Anschlussgebiets an einer Seitenwand eines Halbleiterkörpers wird ein Halbleiterkörper bereitgestellt. An einer ersten Oberfläche des Halbleiterkörpers wird mindestens ein erster Graben in den Halbleiterkörper hinein erzeugt. An den Seitenwänden und am Boden des ersten Grabens wird eine Isolationsschicht ausgebildet, wobei der erste Graben nur teilweise verfüllt wird. Der unverfüllte Teil des ersten Grabens wird mit einem elektrisch leitfähigen Material verfüllt. Entlang des ersten Grabens wird ein Trenngraben derart erzeugt, dass eine Seitenwand des Trenngrabens an den ersten Graben unmittelbar angrenzt. Der an den Trenngraben angrenzende Teil der Isolationsschicht wird zumindest teilweise entfernt, so dass zumindest ein Teil des elektrisch leitfähigen Materials in dem ersten Graben frei liegt.

    Verfahren zum Herstellen eines Halbleiterchips und ein Halbleiterchip
    2.
    发明专利
    Verfahren zum Herstellen eines Halbleiterchips und ein Halbleiterchip 未知

    公开(公告)号：DE102011055224B4

    公开(公告)日：2018-09-27

    申请号：DE102011055224

    申请日：2011-11-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： MENATH MARKUS ,  WENDT HERMANN ,  SCHUDERER BERTHOLD

    IPC: H01L21/78 ,  H01L21/304 ,  H01L21/306 ,  H01L29/06

    Abstract: Verfahren zum Herstellen eines Halbleiterchips (22, 32, 40), wobei das Verfahren Folgendes umfasst:Strukturieren eines Halbleiter-Substrats (20, 30), um mehrere Halbleiterchips (22, 32, 40) herzustellen, so dass jeder Halbleiterchip eine erste Hauptfläche (22A, 32A, 40A), mehrere Seitenflächen (22B, 32B, 40C) und eine zweite Hauptfläche (40B) gegenüber der ersten Hauptfläche umfasst;Ausbilden einer Einkerbung (22C, 32C, 40D) an einem Übergang zwischen der ersten Hauptfläche und den Seitenflächen jedes Halbleiterchips; undAbscheiden einer Metallschicht auf der zweiten Hauptfläche und den Seitenflächen.

    Ein Verfahren zum Herstellen eines Halbleiterbausteins
    3.
    发明专利
    Ein Verfahren zum Herstellen eines Halbleiterbausteins 未知

    公开(公告)号：DE102011010248B3

    公开(公告)日：2012-07-12

    申请号：DE102011010248

    申请日：2011-02-03

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： AHRENS CARSTEN ,  FRANK MANFRED ,  BERGER RUDOLF DR ,  HOECKELE UWE ,  KNOTT BERNHARD ,  KRUMBEIN ULRICH ,  LEHNERT WOLFGANG ,  SCHUDERER BERTHOLD ,  WAGNER JUERGEN DR ,  WILLKOFER STEFAN

    IPC: H01L21/78 ,  H01L21/283 ,  H01L23/48

    Abstract: Ein Verfahren zur Herstellung eines Halbleiterbausteins mit einer Seitenwandisolation weist folgende Merkmale auf: – Bereitstellen eines Halbleiterkörpers (10) mit einer ersten Seite (11) und einer der ersten Seite (11) gegenüberliegenden zweiten Seite (12), – Erzeugen von mindestens zwei mit Isolationsmaterial (13) zumindest teilweise gefüllten ersten Gräben (14) ausgehend von der ersten Seite (11) in Richtung zur zweiten Seite (12) in den Halbleiterkörper (10) hinein, wobei die mindestens zwei ersten Gräben (14) zwischen einem ersten Halbleiterkörperbereich (10a) für einen ersten Halbleiterbaustein (20) und einem zweiten Halbleiterkörperbereich (10b) für einen zweiten Halbleiterbaustein (30) erzeugt werden, – Erzeugen eines Trenngrabens (15) ausgehend von der ersten Seite (11) des Halbleiterkörpers (10) in Richtung zur zweiten Seite (12) des Halbleiterkörpers (10) zwischen zwei dieser ersten Gräben und zwischen dem ersten und zweiten Halbleiterkörperbereich (10a, 10, 17) des Trenngrabens (15) mindestens ein Teil des Isolationsmaterials zumindest einer der ersten Gräben (14) angrenzt, – Zumindest teilweises Entfernen der zweiten Seite (12) des Halbleiterkörpers (10) bis zum Trenngraben (15).

    Ein Verfahren zum Herstelllen eines Anschlussgebiets an einer Seitenwand eines Halbleiterkörpers
    6.
    发明专利
    Ein Verfahren zum Herstelllen eines Anschlussgebiets an einer Seitenwand eines Halbleiterkörpers 未知

    公开(公告)号：DE102011101035B4

    公开(公告)日：2014-07-10

    申请号：DE102011101035

    申请日：2011-05-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： AHRENS CARSTEN ,  SCHUDERER BERTHOLD ,  WILLKOFER STEFAN

    IPC: H01L21/283 ,  H01L21/308 ,  H01L21/762

    Abstract: Ein Verfahren zur Herstellung eines Anschlussgebiets an einer Seitenwand (70) eines Halbleiterkörpers (10), aufweisend folgende Merkmale: – Bereitstellen eines Halbleiterkörpers (10), – Erzeugen von mindestens einem ersten Graben (12) an einer ersten Oberfläche (11) des Halbleiterkörpers (10) in den Halbleiterkörper (10) hinein, wobei der erste Graben (12) derart zweiteilig erzeugt wird, dass ein erster Grabenteil (12a) schmaler als ein zweiter Grabenteil (12b) ist und der erste Grabenteil (12a) tiefer in den Halbleiterkörper (10) hinein erzeugt wird als der zweite Grabenteil (12b). – Ausbilden einer Isolationsschicht (15) an den Seitenwänden (13a, 13b) und am Boden (14) des ersten Grabens (12), wobei der erste Graben (12) nur teilweise verfüllt wird, – Verfüllen des unverfüllten Teils des ersten Grabens (12) mit einem elektrisch leitfähigen Material (16), – Erzeugen eines Trenngrabens (17) entlang des ersten Grabens (12) derart, dass eine Seitenwand des Trenngrabens (17) an den ersten Graben (12) unmittelbar angrenzt; – Zumindest teilweises Entfernen des an den Trenngraben (17) angrenzenden Teils der Isolationsschicht (15), so dass zumindest ein Teil des elektrisch leitfähigen Materials (16) in dem ersten Graben (12) frei liegt.

    Integrierte Schaltung, Verfahren zur Erfassung von Daten, Messsystem und Computerprogramm
    7.
    发明专利
    Integrierte Schaltung, Verfahren zur Erfassung von Daten, Messsystem und Computerprogramm 未知

    公开(公告)号：DE102009006926B4

    公开(公告)日：2013-09-05

    申请号：DE102009006926

    申请日：2009-02-02

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KOHLERT DIETER ,  DUSCHINGER BERNHARD ,  HERMANN JOSEF ,  HOLMER RAINER ,  MACKH GUNTHER ,  PENKA SABINE ,  SCHUDERER BERTHOLD ,  SCHWALBE GRIT ,  SEIDEMANN GEORG ,  SIXT ERHARD

    IPC: G01R31/28 ,  G01R27/02 ,  H01L21/822

    Abstract: Integrierte Schaltung, die folgende Merkmale aufweist: eine Mehrzahl von Zellen (100; 100-1... 100-4), wobei jede Zelle (100; 100-1... 100-4) folgendes aufweist: einen ersten Versorgungsknoten (120); einen zweiten Versorgungsknoten (140); eine Serienschaltung mit einem ersten Transistor (160, S1), einem zweiten Transistor (170, S2) und einem elektrischen Element (110, RX), wobei die Serienschaltung zwischen den ersten und den zweiten Versorgungsknoten (120, 140) gekoppelt ist, und wobei das elektrische Element (110, RX) einen ersten und einen zweiten Knoten umfasst; einen zwischen den ersten Knoten des elektrischen Elements (110, RX) und einen ersten Ausgangsknoten (220) der Zelle (100; 100-1... 100-4) gekoppelten dritten Transistor (240, S3); und einen zwischen den zweiten Knoten des elektrischen Elements (110, RX) und einen zweiten Ausgangsknoten (250) der Zelle (100; 100-1... 100-4) gekoppelten vierten Transistor (270, S4), wobei ein Steueranschluss des ersten, des dritten und des vierten Transistors (160, 240, 270, S1, S3, S4) mit einem ersten Kontrollknoten (180) der Zelle (100; 100-1... 100-4) gekoppelt ist; und wobei ein Steueranschluss des zweiten Transistors (170, S2) mit einem zweiten Kontrollknoten (200) der Zelle (100; 100-1... 100-4) gekoppelt ist.

    Multi-stage semiconductor manufacturing process uses a combination of wet and dry chemical etching processes
    8.
    发明专利
    Multi-stage semiconductor manufacturing process uses a combination of wet and dry chemical etching processes 未知

    公开(公告)号：DE102004019609B3

    公开(公告)日：2005-12-29

    申请号：DE102004019609

    申请日：2004-04-22

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHUDERER BERTHOLD ,  SEIDEMANN GEORG

    IPC: H01L21/3205 ,  H01L21/3213 ,  H01L21/768 ,  H01L23/52

    Abstract: In a semiconductor manufacturing process, an inner electrical circuit is connected to a strip conductor structure and/or external metal-coated contact surface on a substrate (10) with first (1) and second (2) metal-coated layers. In the first stage, the metal coating (1) is applied to the substrate in sections, followed by application in stages of a mask layer (21) to the coating (1). The mask layer is modified to form a structure, followed by application using a wet chemical etching process of a second metallic layer (2) to the first (1) and structured mask (21). The second metallic layer is then removed in sections from the second mask layer (21). The first layer (1) is then modified by a dry chemical etching process to form a structure using the structured first mask layer (21).

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