中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

32 records (took 0.022 seconds)

    VERFAHREN ZUM BETREIBEN EINER SPEICHERVORRICHTUNG, SPEICHERVORRICHTUNG UND DATENSPEICHEREINRICHTUNG
    1.
    发明专利
    VERFAHREN ZUM BETREIBEN EINER SPEICHERVORRICHTUNG, SPEICHERVORRICHTUNG UND DATENSPEICHEREINRICHTUNG 未知

    公开(公告)号：DE102020106169A1

    公开(公告)日：2021-09-09

    申请号：DE102020106169

    申请日：2020-03-06

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KERN THOMAS ,  STRENZ ROBERT

    IPC: G11C16/26

    Abstract: Es wird ein Verfahren zum Lesen einer Mehrzahl von Speicherzellen, in welchen ein mittels eines Fehlererkennungs- und/oder Fehlerkorrekturcodes gesichertes Datenwort gespeichert ist, bereitgestellt. Das Verfahren kann aufweisen, für jede der Speicherzellen, Vergleichen eines Zustandswerts der Speicherzelle oder eines von einem Zustandswert der Speicherzelle abgeleiteten Werts mit mehreren Vergleich-Zustandswerten, wobei jede der Speicherzellen mit denselben Vergleich-Zustandswerten verglichen wird, Bilden einer Mehrzahl von gelesenen Datenwörtern, wobei für jeden der Vergleich-Zustandswerte eines der gelesenen Datenwörter gebildet wird, und Anwenden des Fehlererkennungs- und/oder Fehlerkorrekturcodes zur Fehlererkennung auf eine Mehrzahl der gelesenen Datenwörter.

    Halbleiterschaltvorrichtung mit Ladungsspeicherstruktur
    2.
    发明专利
    Halbleiterschaltvorrichtung mit Ladungsspeicherstruktur 未知

    公开(公告)号：DE102014111981B4

    公开(公告)日：2020-08-13

    申请号：DE102014111981

    申请日：2014-08-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： LAVEN JOHANNES GEORG ,  RÖSNER WOLFGANG ,  DAINESE MATTEO ,  JÄGER CHRISTIAN ,  MAUDER ANTON ,  HIRLER FRANZ ,  STRENZ ROBERT ,  STIFTINGER MARTIN ,  RÖSCH MAXIMILIAN

    IPC: H01L29/78 ,  H01L29/739

    Abstract: Halbleitervorrichtung, umfassend:einen ersten Lastanschluss (L1), der elektrisch mit Sourcezonen (110) von Transistorzellen (TC) verbunden ist, wobei die Sourcezonen (110) erste pn-Übergänge (pn1) mit Bodyzonen (115) bilden,einen zweiten Lastanschluss (L2), der elektrisch mit einer Drainkonstruktion (120) verbunden ist, die zweite pn-Übergänge (pn2) mit den Bodyzonen (115) bildet, undSteuerstrukturen (400), die direkt an die Bodyzonen (115) angrenzen, wobei die Steuerstrukturen (400) eine Steuerelektrode (420) und Ladungsspeicherstrukturen (410) umfassen, die Steuerelektrode (420) gestaltet ist, um einen Laststrom durch die Bodyzonen (115) zu steuern, die Ladungsspeicherstrukturen (410) die Steuerelektrode (420) von den Bodyzonen (115) isolieren und eine Steuerladung (419) enthalten, die ausgeführt ist, um bei Abwesenheit einer Potentialdifferenz zwischen der Steuerelektrode (420) und dem ersten Lastanschluss (L1) Inversionskanäle in den Bodyzonen (115) zu induzieren, wobeidie Bodyzonen (115) in Halbleitermesas (160) gebildet sind, die von Teilen eines Halbleiterkörpers (100) gebildet und voneinander durch die Steuerstrukturen (400) getrennt sind.

    Aktualisieren eines Speichers
    4.
    发明专利
    Aktualisieren eines Speichers 未知

    公开(公告)号：DE102017119068A1

    公开(公告)日：2019-02-21

    申请号：DE102017119068

    申请日：2017-08-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KERN THOMAS ,  ALLINGER ROBERT ,  STRENZ ROBERT

    IPC: G06F12/02

    Abstract: Es wird ein Verfahren zum Aktualisieren eines Speichers vorgeschlagen, wobei ein Speicher mindestens zwei Blöcke umfasst, wobei ein Puffer Mehrpegelzellen umfasst und in einem MLC-Modus betrieben werden kann, wobei jede Mehrpegelzelle mehr als ein Bit speichern kann, wobei das Verfahren für jeden zu aktualisierenden Block die folgenden Schritte umfasst: (a) Kopieren des Inhalts der mindestens zwei Blöcke in den Puffer unter Verwendung der Fähigkeit des Puffers, im MLC-Modus betrieben zu werden; (b) Programmieren der mindestens zwei Blöcke mit einem aktualisierten Inhalt; und (c) Auslesen des aktualisierten Inhalts aus den mindestens zwei Blöcken.

    VERFAHREN ZUM PROGRAMMIEREN EINER RESISTIVEN SPEICHERZELLE UND RESISTIVE SPEICHERVORRICHTUNG
    5.
    发明专利
    VERFAHREN ZUM PROGRAMMIEREN EINER RESISTIVEN SPEICHERZELLE UND RESISTIVE SPEICHERVORRICHTUNG 未知

    公开(公告)号：DE102017116737A1

    公开(公告)日：2019-01-31

    申请号：DE102017116737

    申请日：2017-07-25

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： STRENZ ROBERT ,  ALLINGER ROBERT ,  BAUER MATTHIAS ,  BUKETHAL CHRISTOPH ,  HOFMANN KARL ,  PISSORS VOLKER

    IPC: G11C13/00

    Abstract: Es wird ein Verfahren zum Programmieren einer resistiven Speicherzelle bereitgestellt. Die Speicherzelle kann wenigstens einen ersten und einen zweiten Zustand aufweisen, wobei der erste und der zweite Zustand komplementäre Zustände sein können. Beim Verfahren kann als ein Analogwert oder ein Wert aus mehreren Digitalwerten wenigstens ein physikalischer Parameterwert der resistiven Speicherzelle im ersten Zustand bestimmt werden, auf der Grundlage des bestimmten wenigstens einen physikalischen Parameterwerts der resistiven Speicherzelle im ersten Zustand eine Programmierenergie bestimmt werden, die zum Programmieren der resistiven Speicherzelle aus dem ersten Zustand in den zweiten Zustand bereitzustellen ist, und ein Programmierpuls angewendet werden, wodurch die bestimmte Programmierenergie zugeführt wird, wodurch die resistive Speicherzelle in den zweiten Zustand programmiert wird.

    Speicherzellenanordnung, Verfahren zum Steuern einer Speicherzelle, Speicherarray, Verfahren zum Betreiben eines Speicherarrays und elektronische Vorrichtung
    6.
    发明专利
    Speicherzellenanordnung, Verfahren zum Steuern einer Speicherzelle, Speicherarray, Verfahren zum Betreiben eines Speicherarrays und elektronische Vorrichtung 未知

    公开(公告)号：DE102008044997B4

    公开(公告)日：2017-03-16

    申请号：DE102008044997

    申请日：2008-08-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： LANGHEINRICH WOLFRAM ,  RÖHRICH MAYK ,  STRENZ ROBERT ,  WIESNER ROBERT ,  GRATZ ACHIM ,  KERN THOMAS ,  TEMPEL GEORG ,  SHUM DANNY PAK-CHUM

    IPC: H01L27/11517 ,  G11C16/14 ,  H01L27/118

    Abstract: Speicherzellenanordnung (200'; 300'), aufweisend: • ein Substrat (201; 301); • eine Speicherzelle (200; 300), welche eine Ladung speichernde Speicherzellenstruktur (210; 310), eine Auswählstruktur (220; 320), einen ersten Source/Drain-Bereich (202; 302), welcher sich nahe der Auswählstruktur (220; 320) befindet, und einen zweiten Source/Drain-Bereich (203; 303), welcher sich fern von der Auswählstruktur (220; 320) befindet, aufweist, wobei die Auswählstruktur (220; 320) ein Auswähl-Gate (221; 321) aufweist, welches als Spacer eingerichtet ist und lateral einen Abstand aufweist zu einer Seitenwand der Ladung speichernden Speicherzellenstruktur (210; 310); • eine erste Dotierungswanne (231; 331) und eine zweite Dotierungswanne (232; 332), wobei die Ladung speichernde Speicherzellenstruktur (210; 310) in und/oder über der ersten Dotierungswanne (231; 331) angeordnet ist, wobei die erste Dotierungswanne (231; 331) in der zweiten Dotierungswanne (232; 332) angeordnet ist, und wobei die zweite Dotierungswanne (232; 332) in dem Substrat (201; 301) angeordnet ist; und • einen Steuerschaltkreis (250; 350), welcher mit der Speicherzelle (200; 300) gekoppelt ist und eingerichtet ist, die Speicherzelle (200; 300) zu steuern, derart, dass die Ladung speichernde Speicherzellenstruktur (210; 310) programmiert oder gelöscht wird mittels Ladens oder Entladens der Ladung speichernden Speicherzellenstruktur (210; 310) über zumindest die erste Dotierungswanne (231; 331); • wobei der Steuerschaltkreis (250; 350) eingerichtet ist, die Speicherzelle (200; 300) so zu steuern, dass die Ladung speichernde Speicherzellenstruktur (210; 310) mittels eines Source-seitigen Injektionsmechanismus programmiert wird.

    8.
    发明专利
    未知

    公开(公告)号：DE10029287A1

    公开(公告)日：2002-01-03

    申请号：DE10029287

    申请日：2000-06-14

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： HOFMANN FRANZ ,  STRENZ ROBERT ,  WIESNER ROBERT ,  TEMPEL GEORG

    IPC: H01L21/8247 ,  H01L21/28 ,  H01L27/115 ,  H01L29/423 ,  H01L29/788 ,  H01L29/792 ,  H01L21/336

    Abstract: According to a method for producing a field effect transistor having a floating gate, a structure is formed, which has open lateral flanks of a layer made of the material of the floating gate, and which is exposed to an oxidizing atmosphere in order to coat these lateral flanks and, at the same time, other areas of the structure with an insulating oxide layer. The invention provides that, at a point in time before the action of oxidizing atmosphere, nitrogen is implanted inside the material of the floating gate in an amount that significantly reduces the oxidation on the lateral flanks thereof.

    Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung
    9.
    发明专利
    Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung 未知

    公开(公告)号：DE102006021070B4

    公开(公告)日：2017-06-22

    申请号：DE102006021070

    申请日：2006-05-05

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KAKOSCHKE RONALD ,  PESCINI LAURA ,  STIFTINGER MARTIN ,  STRENZ ROBERT ,  SHUM DANNY PAK-CHUM ,  TILKE ARMIN

    IPC: H01L21/762 ,  H01L27/115

    Abstract: Halbleitervorrichtung (300, 500), umfassend: ein Werkstück, mindestens zwei Vorrichtungen ausgebildet innerhalb des Werkstücks, mindestens eine tiefe Grabenisolationsstruktur (316, 516) enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, einen parasitären Transistor ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur (316, 516), wobei der parasitäre Transistor eine Schwellspannung aufweist, eine dünne isolierende Auskleidung (310, 510) auskleidend die mindestens eine tiefe Grabenisolationsstruktur (316, 516), ein halbleitendes Material (344, 544) füllend mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) innerhalb der dünnen isolierenden Auskleidung (310, 510), ein Mittel zum Erhöhen der Schwellspannung des parasitären Transistors, wobei das Werkstück umfasst: eine erste Wanne (306, 506) umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne (304, 504) umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unterhalb der ersten Wanne (306, 506), wobei der mindestens eine zweite Dotierstofftyp unterschiedlich vom mindestens einen ersten Dotierstofftyp ist, wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 516) sich in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne (304, 504) hinein erstreckt, und wobei die zwei Vorrichtungen eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet ...

    Speicherbauelement-Chip und Verfahren zur Herstellung integrierter Speicherbauelemente
    10.
    发明专利
    Speicherbauelement-Chip und Verfahren zur Herstellung integrierter Speicherbauelemente 未知

    公开(公告)号：DE102008032551B4

    公开(公告)日：2017-03-16

    申请号：DE102008032551

    申请日：2008-07-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： STRENZ ROBERT ,  PETERS CHRISTIAN

    IPC: H01L27/11517 ,  H01L29/788

    Abstract: Speicherbauelement-Chip mit mehreren integrierten Speicherbauelementen (12), die jeweils einen Drainanschlussbereich (1), einen Sourceanschlussbereich (2), ein Floating-Gate (5), ein Auswahlgate (7), und ein Steuergate (10) aufweisen, wobei die Speicherbauelemente (12, 13; 14, 15) in zwei Speicherbauelement-Spalten (200, 300) von jeweils zwei Speicherbauelementen (12, 13; 14, 15) angeordnet sind, die jeweils eine gemeinsame Source (2) teilen, wobei die gemeinsamen Sourcen (2) der Speicherbauelemente (12, 13; 14, 15) periodisch mit einer leitenden Schicht verbunden sind, und wobei jeweils ein Speicherbauelement (12, 13) die Steuergate-Schicht (10) mit einem spiegelsymmetrischen Speicherbauelement (14, 15) teilt.

Patent Agency Ranking