公开(公告)号：JP2007027747A

公开(公告)日：2007-02-01

申请号：JP2006193321

申请日：2006-07-13

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

Inventor： KNOEFLER ROMAN ,  TILKE ARMIN

IPC: H01L21/20 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L21/823807 ,  H01L21/26506 ,  H01L29/7833 ,  H01L29/7848

Abstract: PROBLEM TO BE SOLVED: To provide a MOS transistor with improved mobility. SOLUTION: A step of forming a tensile channel region in a semiconductor device is included. In one form, a step of straining a stress layer covering an amorphous portion of the semiconductor device in the intermediate stage of manufacture is included. The semiconductor device is masked, and the strain in a part of the stress layer is relaxed. The strain from the stress layer is conveyed to the substrate by recrystallizing the amorphous portion of the semiconductor device in the middle of manufacture. At least a part of strain remains on the substrate during the manufacturing step of the device. Consequently, the performance of the completed device can be improved. In the other form, the tensile stress layer is formed to cover the first portion of the device, and the compressive stress layer is formed to cover the second portion of the device. The tensile stress layer forms the compressive channel in a PMOS device, and the compressive stress layer forms the tensile channel in an NMOS device. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供具有改善的移动性的MOS晶体管。 解决方案：包括在半导体器件中形成拉伸沟道区的步骤。 在一种形式中，包括在制造的中间阶段使覆盖半导体器件的非晶部分的应力层变形的步骤。 半导体器件被掩蔽，应力层的一部分中的应变被放宽。 来自应力层的应变通过在制造中间重结晶半导体器件的非晶部分被输送到基板。 在器件的制造步骤期间，至少一部分应变残留在衬底上。 因此，可以提高完成的装置的性能。 在另一种形式中，形成拉伸应力层以覆盖器件的第一部分，并且形成压应力层以覆盖器件的第二部分。 拉伸应力层在PMOS器件中形成压缩通道，并且压应力层在NMOS器件中形成拉伸通道。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2011066435A

公开(公告)日：2011-03-31

申请号：JP2010246006

申请日：2010-11-02

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

Inventor： HONG BEE KIM ,  TILKE ARMIN

IPC: H01L21/76 ,  H01L27/08

CPC classification number: H01L21/76229 ,  H01L21/3065 ,  H01L21/3086

Abstract: PROBLEM TO BE SOLVED: To provide a method for composing and forming an insulation structure for a semiconductor device.
SOLUTION: The insulation structure is more widened at the bottom than at the top, so that the size of the semiconductor device can be adjusted. A first etching process is used to form a first trench 226, and a second etching process or an oxidation process is used to form a second trench 228 under the first trench 226. The second trench is wider than the first trench. In one embodiment, a base film 222 may be formed between the first trenches, and on the side wall of the first trench (the first trench protects the side wall of the first trench during the second etching process). Alternatively, the base film 222 may be deposited on the side wall of the first trench in another embodiment.
COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种用于组成和形成用于半导体器件的绝缘结构的方法。

解决方案：绝缘结构在底部比顶部更宽，从而可以调节半导体器件的尺寸。 使用第一蚀刻工艺来形成第一沟槽226，并且使用第二蚀刻工艺或氧化工艺在第一沟槽226下方形成第二沟槽22.第二沟槽比第一沟槽宽。 在一个实施例中，可以在第一沟槽之间和第一沟槽的侧壁（第一沟槽在第二蚀刻工艺期间保护第一沟槽的侧壁）形成基膜222。 或者，在另一个实施例中，基膜222可以沉积在第一沟槽的侧壁上。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：JP2007110096A

公开(公告)日：2007-04-26

申请号：JP2006245921

申请日：2006-09-11

Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

Inventor： HONG BEE KIM ,  TILKE ARMIN

IPC: H01L21/76 ,  H01L21/3065

CPC classification number: H01L21/76229 ,  H01L21/3065 ,  H01L21/3086

Abstract: PROBLEM TO BE SOLVED: To provide a method for forming an insulation structure for a semiconductor device, and a structure for the insulation structure.
SOLUTION: The insulation structure is wider at the bottom than at the top, so that the size of the semiconductor device can be adjusted. A first etching process is used to form a first trench, and a second etching process or an oxidation process is used to form a second trench beneath the first trench. The second trench is wider than the first trench. A base film may be formed between the first trenches, and on the side wall of the first trench (this first trench protects the side wall of the first trench during the second etching process) in one embodiment. Alternatively, the base film may be deposited on the side wall of the first trench in another embodiment.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 解决的问题：提供一种用于形成半导体器件的绝缘结构的方法和用于绝缘结构的结构。

解决方案：绝缘结构在底部比顶部宽，从而可以调节半导体器件的尺寸。 使用第一蚀刻工艺来形成第一沟槽，并且使用第二蚀刻工艺或氧化工艺在第一沟槽下方形成第二沟槽。 第二沟槽比第一沟槽宽。 在一个实施例中，可以在第一沟槽之间和第一沟槽的侧壁（该第一沟槽在第二蚀刻工艺期间保护第一沟槽的侧壁）形成基膜。 或者，在另一个实施例中，基膜可以沉积在第一沟槽的侧壁上。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：WO03007361A3

公开(公告)日：2003-04-24

申请号：PCT/EP0208234

申请日：2002-07-10

Applicant: INFINEON TECHNOLOGIES AG ,  KRIZ JAKOB ,  SECK MARTIN ,  TILKE ARMIN

Inventor： KRIZ JAKOB ,  SECK MARTIN ,  TILKE ARMIN

IPC: H01L21/225 ,  H01L21/331 ,  H01L29/737

CPC classification number: H01L29/66272 ,  H01L21/2257

Abstract: The invention relates to a method for producing a bipolar transistor comprising a polysilicon emitter, according to which a collector region (12) of a first conductivity type and an adjacent base region (14) of a second conductivity type are created. At least one layer (16) consisting of an insulating material is then applied, said layer or layers being structured in such a way that at least one section of the base region (14) is exposed. A layer consisting of a polycrystalline semiconductor material of the first conductivity type, which is highly doped with doping atoms, is subsequently created, in such a way that the exposed section is essentially covered. A second layer (20) consisting of a highly conductive material is then created on the layer (18) consisting of the polycrystalline semiconductor material, forming a dual-layer emitter with the latter. At least one portion of the doping atoms of the first conductivity type of the highly doped polycrystalline semiconductor layer is then caused to diffuse into the base region (14), to create an emitter region (22) of the first conductivity type.

Abstract translation: 用于制造双极多晶硅发射本发明的方法，首先产生一第一导电类型和相邻的第二导电型的基极区域（14）的集电极区域（12）。 现在，一个层（16）至少由绝缘材料，其特征在于，所述至少一个结构化的层，使得至少在基极区域（14）的一部分暴露施加。 接着，高度掺杂有第一导电类型掺杂原子的多晶半导体材料的层（18）中产生，使得基本上，所述暴露部分被覆盖。 现在，层（18）上的高导电材料的第二层（20）由多晶半导体材料制成，以形成具有一个发射极的双层相同的。 然后使至少所述第一导电类型，所述高度掺杂的多晶半导体层的掺杂剂原子的一部分，进入到基极区，以形成第一导电类型的发射极区（22）。

公开(公告)号：DE102024202924A1

公开(公告)日：2024-12-05

申请号：DE102024202924

申请日：2024-03-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TILKE ARMIN ,  KRAUSE SANDRA ,  AICHINGER THOMAS ,  LEHNERT WOLFGANG ,  SANTOS RODRIGUEZ FRANCISCO JAVIER

IPC: H01L29/51 ,  H01L21/331 ,  H01L21/336 ,  H01L29/739 ,  H01L29/78

Abstract: Es wird eine Halbleitervorrichtung beschrieben, die einen SiC-Körper mit einer Gatestruktur umfasst, die ein Gatedielektrikum mit einer spezifischen mehrschichtigen Laminatstruktur umfasst, die abwechselnde Schichten eines ersten dielektrischen Materials und eines zweiten dielektrischen Materials mit einer Dielektrizitätskonstante von 4 oder höher beinhaltet. Es wird ferner ein Verfahren zur Herstellung einer solchen Halbleitervorrichtung beschrieben, die einen SiC-Körper wie zuvor erwähnt beinhaltet.

公开(公告)号：DE102006021070B4

公开(公告)日：2017-06-22

申请号：DE102006021070

申请日：2006-05-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KAKOSCHKE RONALD ,  PESCINI LAURA ,  STIFTINGER MARTIN ,  STRENZ ROBERT ,  SHUM DANNY PAK-CHUM ,  TILKE ARMIN

IPC: H01L21/762 ,  H01L27/115

Abstract: Halbleitervorrichtung (300, 500), umfassend: ein Werkstück, mindestens zwei Vorrichtungen ausgebildet innerhalb des Werkstücks, mindestens eine tiefe Grabenisolationsstruktur (316, 516) enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, einen parasitären Transistor ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur (316, 516), wobei der parasitäre Transistor eine Schwellspannung aufweist, eine dünne isolierende Auskleidung (310, 510) auskleidend die mindestens eine tiefe Grabenisolationsstruktur (316, 516), ein halbleitendes Material (344, 544) füllend mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) innerhalb der dünnen isolierenden Auskleidung (310, 510), ein Mittel zum Erhöhen der Schwellspannung des parasitären Transistors, wobei das Werkstück umfasst: eine erste Wanne (306, 506) umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne (304, 504) umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unterhalb der ersten Wanne (306, 506), wobei der mindestens eine zweite Dotierstofftyp unterschiedlich vom mindestens einen ersten Dotierstofftyp ist, wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 516) sich in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne (304, 504) hinein erstreckt, und wobei die zwei Vorrichtungen eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet ...

公开(公告)号：DE102008000373B4

公开(公告)日：2016-06-09

申请号：DE102008000373

申请日：2008-02-21

Applicant: IMEC VZW ,  INFINEON TECHNOLOGIES AG

Inventor： JASCHKE GERT ,  STAPELMANN CHRIS ,  TILKE ARMIN

IPC: H01L21/316 ,  H01L21/283 ,  H01L21/32 ,  H01L21/336

Abstract: Verfahren, umfassend: Ausbilden (420) einer zweiten Schicht (301) über einer ersten Schicht (302); Ausbilden (424) einer Maske (304) über der zweiten Schicht (301); Entfernen (428) eines Abschnitts der Maske (304), um einen Abschnitt der zweiten Schicht (301) zu exponieren; Ausbilden (440) eines amorphen dielektrischen Materials auf der exponierten zweiten Schicht (301) und nicht über der verbliebenen Maske (304) unter Verwendung von Atomschichtabscheidung, wobei mindestens ein Abschnitt der zweiten Schicht (301) noch von der Maske (304) bedeckt ist, und Umwandeln (448) des amorphen dielektrischen Materials in ein kristallines dielektrisches Material (310).

公开(公告)号：DE102008001943B4

公开(公告)日：2014-05-15

申请号：DE102008001943

申请日：2008-05-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： O'RIAIN LINCOLN ,  TILKE ARMIN ,  WAGNER CAJETAN

IPC: H01L21/76 ,  H01L21/74 ,  H01L29/06

Abstract: Halbleiterbauelement, umfassend: ein Halbleitersubstrat oder Werkstück (102), das eine unter einem oberen Abschnitt des Halbleitersubstrats oder Werkstücks angeordnete vergrabene Schicht (104) enthält; eine innerhalb des oberen Abschnitts des Halbleitersubstrats oder Werkstücks (102) angeordnete Isolationsringstruktur (112), die sich vollständig durch mindestens einen Abschnitt der vergrabenen Schicht (104) erstreckt und einen Ring mit einem inneren Gebiet umfasst; und eine innerhalb des inneren Gebiets der Isolationsringstruktur (112) angeordnete diffusionsbeschränkende Struktur (114), gekennzeichnet durch ein leitendes Gebiet (120), das aus dem oberen Abschnitt des Halbleitersubstrats oder Werkstücks (102) innerhalb eines Abschnitts des Inneren der Isolationsringstruktur (112) ausgebildet ist, wobei das leitende Gebiet (120) mindestens ein Dotierstoffelement umfasst, das in den oberen Abschnitt des Halbleitersubstrats oder Werkstücks (102) implantiert und diffundiert ist, wobei die diffusionsbeschränkende Struktur (114) mindestens einen Rand des leitenden Gebiets (120) definiert und wobei das leitende Gebiet an die vergrabene Schicht (104) gekoppelt ist.

公开(公告)号：DE102006062829B4

公开(公告)日：2014-03-20

申请号：DE102006062829

申请日：2006-12-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SHUM DANNY PAK-CHUM ,  TILKE ARMIN ,  YAN JIANG

IPC: H01L21/8238 ,  H01L21/302

Abstract: Verfahren zur Herstellung einer Halbleiteranordnung, mit den Schritten: Bereitstellen eines Halbleiterwafers, welcher eine auf einer zweiten Halbleiterschicht (18) aufliegende erste Halbleiterschicht (22) aufweist, wobei die erste Halbleiterschicht (22) eine erste Kristallorientierung aufweist und die zweite Halbleiterschicht (18) eine zur ersten Kristallorientierung verschiedene zweite Kristallorientierung aufweist; Ätzen eines Grabens (28) in den Halbleiterwafer um einen Teil der zweiten Halbleiterschicht (18) freizulegen, wobei das Ätzen des Grabens (28) ein Nassätzen mittels KOH umfasst; Ausbilden von Isoliermaterial (26) entlang von Seitenflächen des Grabens derart, dass ein Teilbereich der zweiten Halbleiterschicht freigelegt ist; Glätten des freigelegten Teilbereichs der zweiten Halbleiterschicht (18), wobei das Glätten des freigelegten Teilbereichs ein Nassätzen mittels KOH umfasst; Aufwachsen einer Halbleiterschicht (20), wobei der geglättete, freigelegte Teilbereich der zweiten Halbleiterschicht (18) als Keimschicht genutzt wird und wobei die Halbleiterschicht (20) ausgerichtet auf und anstoßend an das Isoliermaterial (26) aufgewachsen wird; und Ausbilden eines Transistors eines ersten Leitungstyps in der ersten Halbleiterschicht (22) und Ausbilden eines Transistors eines zweiten Leitungstyps in der gewachsenen Halbleiterschicht (20), wobei der Transistor des ersten Leitungstyps von dem Transistor des zweiten Leitungstyps durch das Isoliermaterial (26), welches entlang der Seitenwände des Grabens ausgebildet ist, isoliert ist.

公开(公告)号：DE102006060996A1

公开(公告)日：2007-08-09

申请号：DE102006060996

申请日：2006-12-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STAPELMANN CHRIS ,  TILKE ARMIN

IPC: H01L21/762

Abstract: Methods of fabricating isolation regions of semiconductor devices and structures thereof are disclosed. A preferred embodiment includes forming at least one trench in a workpiece, and forming a thin nitride liner over sidewalls and a bottom surface of the at least one trench and over a top surface of the workpiece using atomic layer deposition (ALD). An insulating material is deposited over the top surface of the workpiece, filling the at least one trench. At least a portion of the insulating material is removed from over the top surface of the workpiece. After removing the at least a portion of insulating material from over the top surface of the workpiece, the thin nitride liner in the at least one trench is at least coplanar with the top surface of the workpiece. The thin nitride liner and the insulating material form an isolation region of the semiconductor device.