公开(公告)号：WO02071203A3

公开(公告)日：2003-04-03

申请号：PCT/DE0200656

申请日：2002-02-22

Applicant: INFINEON TECHNOLOGIES AG ,  HATSCH JOEL ,  KOEPPE SIEGMAR ,  LACKERSCHMID EVA ,  KAMP WINFRIED ,  KUENEMUND RONALD ,  SOELDNER HEINZ

Inventor： HATSCH JOEL ,  KOEPPE SIEGMAR ,  LACKERSCHMID EVA ,  KAMP WINFRIED ,  KUENEMUND RONALD ,  SOELDNER HEINZ

IPC: G06F7/50 ,  G06F7/509 ,  G06F7/60

CPC classification number: G06F7/509 ,  G06F7/5016 ,  G06F7/607 ,  G06F2207/3872

Abstract: A carry-save adder for adding up bits having the same significance, comprising seven inputs (i0, i1, ..., i6) receiving seven bits having respectively the same significance w for the addition thereof. w. The adder has an output (s) for a sum bit of significance w, in addition to two outputs (c1, c2) for two transfer bits of significance 2w and 4w.

Abstract translation: 为总结的意义相同比特的进位加法器保存有七个输入（I0，I1，...，I6）以接受七位即可概括每个都具有同样的意义W上。 加法器具有用于权重的总和位W和两个输出端（C1，C2），用于化合价的2个位位和2瓦特4瓦特输出（一个或多个）。

公开(公告)号：WO2004073171A3

公开(公告)日：2005-03-10

申请号：PCT/EP2004000796

申请日：2004-01-29

Applicant: INFINEON TECHNOLOGIES AG ,  BERNHARDT MARC ,  HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR

Inventor： BERNHARDT MARC ,  HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR

IPC: G06F7/50 ,  G06F7/509 ,  G06F7/53 ,  G06F7/60 ,  H04B20060101

CPC classification number: G06F7/607 ,  G06F7/509 ,  G06F7/5318 ,  G06F2207/3872

Abstract: The invention relates to a carry ripple adder (10) comprising three first inputs (i0, i1, i2) for supplying three input bits (i0 , i1 , i2 ) which are to be totalled, having the same valence 2 ; two second inputs (ci1, ci2) for supplying two transfer/carry bits (ci1 , ci2 ) which are also to be totalled, having the same valence 2 ; an output (s) for the output of a calculated totalled bit (s_n), having the same valence 2 ; and two outputs (co1, co2) for the output of two calculated transfer/carry bits (co1 , co2 ), having an equal valence 2 1, which is higher than the valence 2 of the totalled bits (s_n).

Abstract translation: 本发明提供了一个进位加法器（10），包括：三个第一输入（I0，I1，I2）用于供给三输入位求和（I0 ，I1 1，I 2 ） 等于秩2 ; 的两个用于供应也携带-求和/携带比特的两个第二输入（CI1，CI2）（CI1 ，CI2 ）的相同意义2 ; 对于相同的秩2的输出计算出的总和比特（S_N）的输出（S）; 和两个输出端（CO1，CO2），用于输出两个所计算的进位/携带的比特的相同意义2 1比2的顺序较高（CO1 CO 2 ）< N>总和位（S_N）的。

公开(公告)号：WO03001361A2

公开(公告)日：2003-01-03

申请号：PCT/DE0202088

申请日：2002-06-07

Applicant: INFINEON TECHNOLOGIES AG ,  HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  KUENEMUND RONALD ,  LACKERSCHMID EVA ,  SOELDNER HEINZ

Inventor： HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  KUENEMUND RONALD ,  LACKERSCHMID EVA ,  SOELDNER HEINZ

IPC: G06F7/60 ,  G06F7/00

CPC classification number: G06F7/607

Abstract: A carry-save adder for adding bits of the same weight comprises six inputs (I0, I1, ...,I5) for receiving six bits, which are to be added and are each of the same weight w. The adder has one output (S) for a sum bit of weight w and two outputs (C0, C1) for two carry bits of the weights 2w and 4w.

Abstract translation: 用于求和等值位的进位保存加法器包括六个输入（I0，I1，...，I5），用于接受要相加的六个相等重要性w的位。 加法器对于权重w的总和位和对于权重2w和4w的两个进位位的两个输出（C0，C1）具有输出（S）。

公开(公告)号：DE102004014472B4

公开(公告)日：2012-05-03

申请号：DE102004014472

申请日：2004-03-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： GLIESE JOERG ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  SCHEPPLER MICHAEL

IPC: H01L23/525 ,  H01L21/82 ,  H01L23/52 ,  H01L27/10 ,  H01L27/118 ,  H03K19/096 ,  H03K19/173

Abstract: Anwendungsspezifischer integrierter Halbleiter-Schaltkreis, mit – einem regelmäßigen Array von Logik-Funktionsblöcken (L), das in einer aktiven Schicht (20, 21) des Halbleiter-Schaltkreises und in wenigstens einer ersten Verdrahtungsschicht (M1) zur teilweisen oder endgültigen Festlegung der Funktion des Logik-Funktionsblockes (L) ausgebildet ist, und – einem mit dem Array von Logik-Funktionsblöcken (L) korrespondierenden regelmäßigen Array von Verdrahtungsfeldern (X, X1, X2), wobei das Array von Verdrahtungsfeldern (X, X1, X2) in wenigstens zwei Verdrahtungsschichten (i, i + 1) mit zueinander nicht parallelen Verdrahtungsleitungen (31–36; 41–46) für das Routing von Signalen zwischen Logik-Funktionsblöcken (L) und einer zwischen den Verdrahtungsschichten liegenden Isolationsschicht (25) ausgebildet ist, und die Verdrahtungsleitungen (31–36; 41–46) in zumindest einer der beiden Verdrahtungsschichten (i, i + 1) als innerhalb eines der Verdrahtungsfelder (X, X1, X2) durchgängige und an zumindest einer ersten Verdrahtungsfeldgrenze (B) unterbrochene Leitungssegmente realisiert sind, wobei – mindestens die untere Verdrahtungsschicht (i) des Verdrahtungsfeldes (X, X1, X2) Verbindungen zu der...

公开(公告)号：DE102011053359A1

公开(公告)日：2012-03-08

申请号：DE102011053359

申请日：2011-09-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KOEPPE SIEGMAR ,  KAMP WINFRIED ,  AUNIS JULIE

IPC: G11C11/41

Abstract: Eine Latch-basierte Speichervorrichtung 5 umfasst mehrere Latches und ein Verfahren zum Testen der Latch-basierten Speichervorrichtung, das das serielle Verbinden der Latches miteinander umfasst, um eine Schieberegisterkette zu bilden. Eine Bitsequenz wird in die Schieberegisterkette eingegeben, um die Bitsequenz durch die Schieberegisterkette zu schieben. Eine Bitsequenz wird ausgegeben und durch die Schieberegisterkette geschoben und die Eingangsbitsequenz wird mit der Ausgangssequenz verglichen, um die Funktionalität der Latches in einer ersten Testphase auszuwerten und die restlichen Strukturen der Latch-basierten Speichervorrichtung in einer zweiten Testphase unter Verwendung von z. B. einer herkömmlichen Abtasttestmethode zu testen.

公开(公告)号：DE102007001196B4

公开(公告)日：2012-01-05

申请号：DE102007001196

申请日：2007-01-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KUESEL ANDREAS ,  AUNIS JULIE ,  KAMP WINFRIED

IPC: H01L21/822 ,  G06F17/50

Abstract: Verfahren zum Entwerfen des Layouts eines integrierten Schaltkreises, bei welchem – Zellen (1–5) bereitgestellt werden, wobei äußere Begrenzungslinien einer ersten Zelle (5) und einer zweiten Zelle (4) jeweils die Form eines Polygons mit mindestens fünf Eckpunkten aufweisen, und – die Zellen (1–5) zum Erstellen des Layouts des integrierten Schaltkreises in Reihen platziert werden, wobei – die maximalen Ausdehnungen sämtlicher platzierter Zellen (1–5) in einer ersten Richtung (10) gleich sind, – die Reihen entlang einer zur ersten Richtung (10) senkrechten zweiten Richtung (11) ausgerichtet sind, – die erste Zelle (5) eine L-förmige äußere Begrenzungslinie aufweist, – die zweite Zelle (4) eine T-förmige äußere Begrenzungslinie aufweist, und – die erste Zelle (5) und die zweite Zelle (4) derart in derselben Reihe benachbart zueinander angeordnet sind, dass ihre äußeren Begrenzungslinien ineinander eingreifen.

公开(公告)号：DE50309878D1

公开(公告)日：2008-07-03

申请号：DE50309878

申请日：2003-11-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  KUENEMUND THOMAS ,  SOELDNER HEINZ ,  D ARGOUGES MICHEL

IPC: G11C15/04 ,  G06F7/02

公开(公告)号：DE102005037356B3

公开(公告)日：2006-12-14

申请号：DE102005037356

申请日：2005-08-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： DEGRENDEL ANTOINE ,  KAMP WINFRIED ,  ROTH MANFRED

IPC: H03K19/00

Abstract: The circuit has a logic circuit determining coded output values based on logic function from data values of two inputs and coding values and outputting the output values in a computation cycle. A summoning circuit (102) memorizes summoning values in an output if the summoning values are detected at the output or terminates the memorizing when two dual rail signals have data values and a dual rail coding signal has coding values. An independent claim is also included for a method of evaluating a logic function of a two coded input operand.

公开(公告)号：DE102010024622A1

公开(公告)日：2011-12-22

申请号：DE102010024622

申请日：2010-06-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： D ARGOUGES MICHEL ,  HATSCH JOEL ,  HUBER PETER ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  KUENEMUND THOMAS

IPC: H04L9/10 ,  G06F12/14 ,  G06F21/72 ,  H04L9/26

Abstract: Halbleiterbaustein aufweisend eine Identifikationsschaltung 100, wobei die Identifikationsschaltung 100 ferner eine Speicherzelle 10, aufweisend einen ersten Transistor mit einem ersten Wert einer Schalt-Charakteristik und einen zweiten Transistor mit einem zweiten Wert der Schalt-Charakteristik, wobei die Speicherzelle 10 derart ausgebildet ist, dass ein speicherzellenindividuelles Identifikationsbit in Abhängigkeit der fertigungsbedingten Unterschiede der ersten Schalt-Charakteristik des ersten Transistors und der zweiten Schalt-Charakteristik des zweiten Transistor erzeugt werden kann sowie eine Ansteuerschaltung 20, 20' für die Speicherzelle 10, wobei die Ansteuerschaltung 20, 20' eingerichtet ist, um ein oberes Versorgungspotential VDD und ein unteres Versorgungspotential VSS des Halbleiterbausteins unabhängig voneinander mit der Speicherzelle 10 zu verbinden oder zu trennen, aufweist.

公开(公告)号：DE102005024897A1

公开(公告)日：2006-12-07

申请号：DE102005024897

申请日：2005-05-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BERTHOLD JOERG ,  SCHOENAUER TIM ,  KUND MICHAEL ,  KAMP WINFRIED ,  DRAXELMAYR DIETER

IPC: G11C13/00 ,  G11C16/02

Abstract: The memory cell (500) has two transistors (501, 502) whose source and drain connections are, respectively, coupled with nodes (503, 504). Transistors (509, 510) reduce leakage currents, which flow through non-volatile programmable resistors (507, 508), respectively. Source or drain connections of the resistors are coupled with connectors of the resistors or with connectors of the transistor (501, 502), respectively. An independent claim is also included for a semiconductor device with a non-volatile memory cell.