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    Transistorstruktur mit verringerten parasitären „Seitenwand”-Eigenschaften
    1.
    发明专利
    Transistorstruktur mit verringerten parasitären „Seitenwand”-Eigenschaften 未知

    公开(公告)号：DE102015122921A1

    公开(公告)日：2016-06-30

    申请号：DE102015122921

    申请日：2015-12-29

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROTHLEITNER HUBERT

    IPC: H01L29/78 ,  H01L21/762 ,  H01L27/088

    Abstract: Es wird eine MOS-Transistorstruktur (100) zum abgestimmten Betrieb im Schwachinversions- oder Sub-Schwellenwert-Bereich (z.B. Eingangspaar von Betriebsverstärker, Komparator und/oder Stromspiegel) offenbart. Die Transistorstruktur (100) kann einen Wannenbereich (101) eines beliebigen Fremdstofftyps in einem Substrat (102) (einschließlich SOI) umfassen. Der Wannenbereich (101) kann sogar durch das Substrat (102) selbst dargestellt werden. Mindestens ein Transistor (104) befindet sich in dem Wannenbereich (101), wodurch die aktive Kanalzone des Transistors (104) von seitlichen Isolierungsgrenzflächen zwischen GOX (Gate-Oxid) und FOX (Feldoxid einschließlich STI – flacher Grabenisolierung) unabhängig ist.

    2.
    发明专利
    未知

    公开(公告)号：DE102005027446B4

    公开(公告)日：2007-07-19

    申请号：DE102005027446

    申请日：2005-06-14

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROTHLEITNER HUBERT ,  PICAUD BENOIT

    IPC: G01R19/165 ,  B60R21/017 ,  G01R31/02

    Abstract: A driver and receiver-circuit has at least one output terminal for joining a line connection (31,32), a voltage supply arrangement (13), at least one output terminal joined to a current measurement arrangement (12) and a control circuit. At least one monitoring circuit (15) is designed to detect the current (i-out) at the at least one connection terminal, and detect an error signal (s15) when the current for a time period is longer than a specified first time period (t1), and the current is above a specified threshold value. An independent claim is included for a method for monitoring a line connection joined to a driver- and receiver-circuit.

    4.
    发明专利
    未知

    公开(公告)号：DE10255115B3

    公开(公告)日：2004-07-15

    申请号：DE10255115

    申请日：2002-11-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROTHLEITNER HUBERT

    IPC: B60R21/01 ,  B60R21/015 ,  B60R21/32

    Abstract: A drive circuit for a firing cap, triggerable by an electric direct current firing pulse, of a vehicle restraint system, has a firing circuit which forms a series connection of a high side switch to the firing cap and to a low side switch. The firing circuit is connected between a supply voltage of a first potential, and a reference voltage of a second potential, in parallel with a capacitor that stores energy. The firing circuit being activated by a drive signal which is fed simultaneously to the high side switch and the low side switch, in order to feed a firing current to the firing cap during the firing pulse. In addition, in the firing circuit, a power switching element is also connected in series with the high side switch and the low side switch in order to draw lost power from the firing circuit during the firing pulse.

    Verfahren zur Herstellung eines Halbleiterbauteils mit isolierten Halbleitermesas
    5.
    发明专利
    Verfahren zur Herstellung eines Halbleiterbauteils mit isolierten Halbleitermesas 未知

    公开(公告)号：DE102011056157A1

    公开(公告)日：2012-06-14

    申请号：DE102011056157

    申请日：2011-12-08

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GRUBER HERMANN ,  HIRLER FRANZ ,  MAUDER ANTON ,  MEISER ANDREAS PETER ,  ROTHLEITNER HUBERT

    IPC: H01L21/762 ,  H01L23/522 ,  H01L29/78

    Abstract: Ein Verfahren zur Herstellung eines Halbleiterbauteils wird geschaffen. Das Verfahren umfasst das Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102), das Ätzen eines Isolationsgrabens (1031, 1032) von der ersten Oberfläche (101) teilweise in den Halbleiterkörper (100), das Ausbilden einer ersten Isolationsschicht (21, 22) auf einer oder mehreren Seitenwänden des Isolationsgrabens, das Bearbeiten der zweiten Oberfläche (102) durch Schleifen, Polieren und/oder einen CMP-Prozess, um die erste Isolationsschicht (21, 22) freizulegen, und das Abscheiden einer zweiten Isolationsschicht (31), die sich zur ersten Isolationsschicht (21, 22) erstreckt, auf der bearbeiteten zweiten Oberfläche (102).

    Verfahren zur Herstellung eines Halbleiterbauteils und Halbleiterbauteile mit isolierten Halbleitermesas
    7.
    发明专利
    Verfahren zur Herstellung eines Halbleiterbauteils und Halbleiterbauteile mit isolierten Halbleitermesas 未知

    公开(公告)号：DE102011056157B4

    公开(公告)日：2020-07-09

    申请号：DE102011056157

    申请日：2011-12-08

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GRUBER HERMANN ,  HIRLER FRANZ ,  MAUDER ANTON ,  MEISER ANDREAS PETER ,  ROTHLEITNER HUBERT

    IPC: H01L21/762 ,  H01L23/522 ,  H01L29/78

    Abstract: Verfahren zur Herstellung eines Halbleiterbauteils, das Folgendes umfasst:- Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Oberfläche (101) und einer der ersten Oberfläche (101) gegenüberliegenden zweiten Oberfläche (102);- Ausbilden eines Isolationsgrabens (103, 103) von der ersten Oberfläche (101) in den Halbleiterkörper (100), sodass der Isolationsgraben (103, 103) entweder eine geschlossene Schleife bildet oder mit einer Kante des Halbleiterkörpers (100) oder einer Ritzlinie, die auf dem Halbleiterkörper (100) angeordnet ist, eine geschlossene Schleife bildet;- Ausbilden einer ersten Isolationsschicht (21) zumindest auf einer oder mehreren Seitenwänden des Isolationsgrabens;- Entfernen von Halbleitermaterial des Halbleiterkörpers (100) von der zweiten Oberfläche (102), um untere Abschnitte der ersten Isolationsschicht (21) freizulegen und eine hintere Oberfläche (102') auszubilden;- Abscheiden einer zweiten Isolationsschicht (31) auf der hinteren Oberfläche (102'), so dass mindestens zwei Halbleitermesas (100a, 100b, 100c) ausgebildet werden, die durch die erste Isolationsschicht (21) und die zweite Isolationsschicht (31) voneinander isoliert sind;- Füllen des Isolationsgrabens (103, 103) mit einem elektrisch leitfähigen Material (22) vor dem Abscheiden der zweiten Isolationsschicht (31);- teilweises Entfernen der zweiten Isolationsschicht (31), um mindestens eine der mindestens zwei Halbleitermesas (100a, 100b, 100c) auf der hinteren Oberfläche (102') freizulegen; und- Ausbilden einer Metallisierung (56) auf der hinteren Oberfläche (102') in ohmschem Kontakt mit der mindestens einen der mindestens zwei Halbleitermesas (100a, 100b, 100c).

    8.
    发明专利
    未知

    公开(公告)号：DE10344841B4

    公开(公告)日：2010-02-25

    申请号：DE10344841

    申请日：2003-09-26

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROTHLEITNER HUBERT ,  AICHRIEDLER LEO ,  BREUNIG MICHAEL ,  JOHN UDO

    IPC: B60R21/017 ,  B60R21/01

    Abstract: The circuit has at least one first and second controllable semiconducting components (HS,LS), each with a control connection (G) and first and second load connections (D,S) and at least one first and second connection terminals (K2,K3) for connecting a load in series with the at least one first and second semiconducting components. The at least one first semiconducting component is integrated into at least one first chip (IC1) and the at least one second semiconducting component is integrated into a second chip (IC2) in a common housing (PA) out of which the at least one first and second connection terminals are fed.

    9.
    发明专利
    未知

    公开(公告)号：DE102005003245B4

    公开(公告)日：2008-05-29

    申请号：DE102005003245

    申请日：2005-01-24

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： ROTHLEITNER HUBERT ,  MAYER ALEXANDER ,  HAERLE DIETER

    IPC: B60R21/017

    Abstract: The circuit has first and second supply potential connections (12,23) and ignition element connections (13,22), at least one first and second semiconducting switch element (11,21) integrated into first and second first and second semiconducting bodies (10,20) respectively, a temperature detector, a thermally conducting support element and a chip housing (40).

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