公开(公告)号：DE102013101258A1

公开(公告)日：2013-08-08

申请号：DE102013101258

申请日：2013-02-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  LIM FONG ,  MOHAMED ABDUL RAHMAN ,  CHONG CHOOI MEI ,  FISCHBACH IDA ,  SCHLOEGL XAVER ,  HOEGLAUER JOSEF ,  SCHREDL JUERGEN

IPC: H01L21/603 ,  H01L23/488

Abstract: Ein Verfahren beinhaltet das Bereitstellen eines Halbleiterchips mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche. Ein Halbleiterchip wird auf einem Träger platziert, wobei die erste Hauptoberfläche des Halbleiterchips dem Träger zugewandt ist. Eine erste Schicht aus Lotmaterial ist zwischen der ersten Hauptoberfläche und dem Träger vorgesehen. Ein Kontaktclip mit einem ersten Kontaktbereich wird auf dem Halbleiterchip platziert, wobei der erste Kontaktbereich der zweiten Hauptoberfläche des Halbleiterchips zugewandt ist. Eine zweite Schicht aus Lotmaterial ist zwischen dem ersten Kontaktbereich und der zweiten Hauptoberfläche vorgesehen. Danach wirkt Wärme auf die erste und zweite Schicht aus Lotmaterial ein, um Diffusionslötbondstellen zwischen dem Träger, dem Halbleiterchip und dem Kontaktclip auszubilden.

公开(公告)号：DE102006012781A1

公开(公告)日：2007-09-20

申请号：DE102006012781

申请日：2006-03-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  SCHLOEGL XAVER

IPC: H01L25/07

Abstract: A power semiconductor device has a first chip carrier part (11) and a second chip carrier part (12), the first chip carrier part (11) and the second chip carrier part (12) being spaced apart from one another and being electrically conductive in each case. A first chip with a power transistor is arranged on the first chip carrier part (11) and a second chip (14) is arranged on the second chip carrier part (12). The terminal for a first potential (DC−) of a supply voltage is electrically connected to the first chip (13) via the first chip carrier part and the terminal for the second potential of a supply voltage (DC+) is electrically connected to the second chip (14) via the second chip carrier part.