公开(公告)号：DE102014213064A1

公开(公告)日：2015-01-08

申请号：DE102014213064

申请日：2014-07-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ZELL THOMAS ,  KITTNER HORST

IPC: H01L21/68 ,  G01B11/00 ,  G01N21/95 ,  G06V30/224 ,  H01L21/66 ,  H01L23/544

Abstract: Ausführungsformen der vorliegenden Erfindung stellen eine Einrichtung zum Erfassen eines vorausrichtenden Elements an einem Wafer bereit, wobei der Wafer ein vorausrichtendes Element am Waferrand aufweist. Die Einrichtung umfasst eine Sensoranordnung und eine Auswertungseinheit, wobei die Sensoranordnung dazu ausgestaltet ist, aufeinanderfolgende Randabschnitte des Waferrands zu beleuchten, durchgelassene Anteile und reflektierte Anteile der Beleuchtung von den beleuchtenden Randabschnitten mittels eines Beleuchtungssensors zu empfangen und ein erstes und ein zweites Sensorsignal auszugeben, wobei das erste Sensorsignal auf den durchgelassenen Anteilen der Beleuchtung und das zweite Sensorsignal auf den reflektierten Anteilen der Beleuchtung beruht. Die Auswertungseinheit ist dazu ausgestaltet, das erste Sensorsignal auszuwerten und eine erste Positionsinformation bezüglich einer ungefähren Position des vorausrichtenden Elements zu ermitteln, wenn das erste Sensorsignal angibt, dass die durchgelassenen Anteile der Beleuchtung einen vorgegebenen Schwellenwert erreicht haben, wobei die erste Positionsinformation angibt, dass sich das Vorausrichtungselement zumindest teilweise im derzeit ausgewerteten Randabschnitt befindet, und, nachdem die erste Positionsinformation ermittelt wurde, eine zweite Positionsinformation anhand des zweiten Sensorsignals und der ersten Positionsinformation zu ermitteln, wobei die zweite Positionsinformation die feine Position des vorausrichtenden Elements angibt.

公开(公告)号：DE19939852B4

公开(公告)日：2006-01-12

申请号：DE19939852

申请日：1999-08-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUCH LOTHAR ,  ZELL THOMAS ,  LEHR MATTHIAS UWE ,  KIESLICH ALBRECHT

IPC: H01L21/28 ,  H01L21/768 ,  H01L23/522 ,  H01L23/528

Abstract: In the fabrication of stacked vias, metal islands referred to as landing pads are introduced for the purpose of contact-connection between the vias that are arranged one above the other. The metal islands project laterally beyond the vias to a significant extent on account of the line shortening effect. The vias arranged in layers lying one above the other are laterally offset with respect to one another. The landing pad of the invention is configured as an interconnect running between the vias. On account of the line shortening effect, which is less critical for longer tracks, contact areas provided at the ends of the interconnect do not have to be chosen to be as large as the square contact areas of conventional metal islands and can therefore be accommodated to save more space on a circuit layout to be miniaturized. The shrink factor of such a semiconductor structure is increased.

公开(公告)号：DE10355301B3

公开(公告)日：2005-06-23

申请号：DE10355301

申请日：2003-11-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： VERHOEVEN MARTIN ,  ZELL THOMAS

IPC: G03B27/52 ,  G03F7/20 ,  G03F7/22

Abstract: The hydrodynamic effects-which occur during immersion lithography as a result of the movement of the semiconductor wafer-in a liquid preferably provided between the last lens surface of the projection system and the semiconductor wafer can be avoided by means of a movable illumination region for illuminating a cutout of a mask containing a structure to that can be imaged onto the semiconductor wafer. A scan movement of the mask and the semiconductor wafer can be either reduced or entirely avoided by means of a movement of the illumination region.

公开(公告)号：DE19939852A1

公开(公告)日：2001-03-15

申请号：DE19939852

申请日：1999-08-23

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BAUCH LOTHAR ,  ZELL THOMAS ,  LEHR MATTHIAS UWE ,  KIESLICH ALBRECHT

IPC: H01L23/522 ,  H01L23/528 ,  H01L21/768 ,  H01L21/28

Abstract: Stacked vias are produced by introducing metal islands that are referred to as landing pads in order to establish a contact between superimposed stacks. Due to the line shortening effect, said landing pads substantially project laterally over the vias. According to the invention, vias that are located in superimposed layers are off-set laterally. The inventive landing pad is substantially configured as a track that extends between the vias. The contact surfaces provided at the end of the track can be chosen smaller than the square contact surfaces of conventional metal islands since the line shortening effect is less critical for longer tracks. The inventive structures save space and can be more easily accommodated in a circuit layout to be miniaturized, thereby resulting in an increased shrink factor of the semiconductor structure.