公开(公告)号：WO2012087548A3

公开(公告)日：2012-08-16

申请号：PCT/US2011063307

申请日：2011-12-05

Applicant: INTEL CORP ,  HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  CORBAL JESUS ,  FORSYTH ANDREW T ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  CORBAL JESUS ,  FORSYTH ANDREW T ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY

IPC: G06F9/30

CPC classification number: G06F9/30036 ,  G06F9/30018 ,  G06F9/30021 ,  G06F9/30032 ,  G06F9/30043 ,  G06F9/3838

Abstract: A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.

Abstract translation: 描述了在半导体芯片上实现的处理核心，其具有包括第一比较电路的第一执行单元逻辑电路，以将第一输入向量中的每个元素与第二输入向量的每个元素进行比较。 处理核心还具有第二执行逻辑电路，其包括第二比较电路，用于将第一输入值与输入向量的每个数据元素进行比较。

公开(公告)号：DE102020132719A1

公开(公告)日：2021-12-23

申请号：DE102020132719

申请日：2020-12-09

Applicant: INTEL CORP

Inventor： PLOTNIKOV MIKHAIL ,  BURYLOV ILYA ,  IDO HIDEKI ,  ARUTYUNYAN RUSLAN

IPC: G06F9/30

Abstract: Es werden Verfahren und Vorrichtungen beschrieben, die Techniken zur Vektorisierung von Schleifen mit rückwärts gerichteten Kreuziterationen betreffen. In einer Ausführungsform löst das Ausführen einer oder mehrerer Instruktionen eine Kreuziterationsabhängigkeit einer oder mehrerer Operationen einer Schleife auf. Das Ausführen der einen oder der mehreren Instruktionen löst die Kreuziterationsabhängigkeit der einen oder der mehreren Operationen mindestens teilweise auf der Grundlage einer oder mehrerer Distanzzählungsberechnungen zu einer vorangehenden Iteration der Schleife auf. Andere Ausführungsformen werden ebenfalls offenbart und beansprucht.

公开(公告)号：DE102020131951A1

公开(公告)日：2021-09-09

申请号：DE102020131951

申请日：2020-12-02

Applicant: INTEL CORP

Inventor： BURYLOV ILYA ,  PLOTNIKOV MIKHAIL ,  IDO HIDEKI ,  ARUTYUNYAN RUSLAN

IPC: G06F9/30

Abstract: Systeme, Vorrichtungen und Verfahren können eine Technologie bereitstellen, die identifiziert, dass eine iterative Schleife einen ersten Codeabschnitt umfasst, der ansprechend darauf, dass eine Bedingung erfüllt ist, ausführt, eine erste Vektormaske erzeugt, die einen oder mehrere Fälle, dass die Bedingung für einen oder mehrere Werte eines ersten Vektors von Werten erfüllt ist, und einen oder mehrere Fälle, dass die Bedingung für den ersten Vektor von Werten nicht erfüllt ist, darstellen soll, wobei der erste Vektor von Werten einer oder mehreren ersten Iterationen der iterativen Schleife entsprechen soll, und einen Vektorisierungsprozess der iterativen Schleife basierend auf der ersten Vektormaske durchführt.

公开(公告)号：SG11201704300TA

公开(公告)日：2017-07-28

申请号：SG11201704300T

申请日：2015-11-24

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  HUGHES CHRISTOPHER J ,  VALENTINE ROBERT ,  GIRKAR MILIND B ,  IDO HIDEKI ,  WU YOUFENG ,  WANG CHENG

IPC: G06F9/30 ,  G06F9/38

Abstract: Systems, methods, and apparatuses for data speculation execution (DSX) are described. In some embodiments, a hardware apparatus for performing DSX comprises a hardware decoder to decode an instruction, the instruction to include an opcode and an operand to store a portion of a fallback address, execution hardware to execute the decoded instruction to initiate a data speculative execution (DSX) region by activating DSX tracking hardware to track speculative memory accesses and detect ordering violations in the DSX region, and storing the fallback address.

公开(公告)号：DE112011104555T5

公开(公告)日：2013-09-26

申请号：DE112011104555

申请日：2011-12-05

Applicant: INTEL CORP

Inventor： CORBAL JESUS ,  HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  FORSYTH ANDREW T ,  VALENTINE ROBERT ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  WIEDEMEIER JEFFREY G

IPC: G06F9/30

Abstract: Es wird ein Verarbeitungskern, der auf einem Halbleiterchip implementiert ist, beschrieben, der einen ersten Ausführungseinheitenlogikschaltkreis aufweist, der einen ersten Vergleichsschaltkreis enthält, um jedes Element in einem ersten Eingangsvektor mit jedem Element eines zweiten Eingangsvektors zu vergleichen. Der Verarbeitungskern weist auch einen zweiten Ausführungslogikschaltkreis auf, der einen zweiten Vergleichsschaltkreis enthält, um einen ersten Eingangswert mit jedem Datenelement eines Eingangsvektors zu vergleichen.

公开(公告)号：GB2500337A

公开(公告)日：2013-09-18

申请号：GB201311032

申请日：2011-12-05

Applicant: INTEL CORP

Inventor： HUGHES CHRISTOPHER J ,  CHARNEY MARK J ,  CHEN YEN-KUANG ,  FORSYTH ANDREW T ,  GIRKAR MILIND B ,  HALL JONATHAN C ,  IDO HIDEKI ,  VALENTINE ROBERT ,  WIEDEMEIER JEFFREY

IPC: G06F9/30 ,  G06F9/38 ,  G06F15/80

Abstract: A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.