公开(公告)号：DE102021121490A1

公开(公告)日：2022-03-31

申请号：DE102021121490

申请日：2021-08-19

Applicant: INTEL CORP

Inventor： LANKA NARASIMHA ,  SESHAN LAKSHMIPRIYA ,  PASDAST GERALD S ,  WU ZUOGUO

IPC: G06F13/38 ,  G06F13/42

Abstract: Systeme, Verfahren und Vorrichtungen, die mit einer ungefähren mehrheitsbasierten Datenbusinversionstechnik assoziiert sind, sind offenbart. Ein Verfahren umfasst das Erhalten, an einer ersten Vorrichtung, die durch mehrere Spuren mit einer zweiten Vorrichtung verbunden ist, von ursprünglichen Daten, die erste Bits und zweite Bits umfassen, wobei die ersten Bits in einem neuen Taktzyklus über erste Spuren der mehreren Spuren zu übertragen sind und die zweiten Bits in dem neuen Taktzyklus über zweite Spuren der mehreren Spuren zu übertragen sind. Das Verfahren umfasst ferner das Bestimmen, ob ein erstes Kriterium, das mit den ersten Bits assoziiert ist, erfüllt ist, das Bestimmen, ob ein zweites Kriterium, das mit den zweiten Bits assoziiert ist, erfüllt ist, und das Übertragen einer invertierten Version der ursprünglichen Daten über die mehreren Spuren basierend zumindest teilweise auf dem Bestimmen, dass das erste Kriterium und das zweite Kriterium erfüllt sind.

公开(公告)号：DE102023213364A1

公开(公告)日：2024-09-19

申请号：DE102023213364

申请日：2023-12-29

Applicant: INTEL CORP

Inventor： DAS SHARMA DEBENDRA ,  LANKA NARASIMHA ,  ONUFRYK PETER ,  CHOUDHARY SWADESH ,  PASDAST GERALD ,  WU ZUOGUO ,  ZIAKAS DIMITRIOS ,  MUTHRASANALLUR SRIDHAR

IPC: G06F13/38 ,  G06F13/16 ,  G06F13/40

Abstract: Vorliegend beschriebene Ausführungsformen können Einrichtungen, Systeme, Methoden oder Prozesse beinhalten, die auf Package-interne Die-zu-Die- (D2D-) Interconnects gerichtet sind. Insbesondere können Ausführungsformen vorliegend Package-interne D2D-Interconnects für Speicher betreffen, die den UCIe- (Universal Chiplet Interconnect Express) Adapter oder die -PHY (physikalische Schicht/Bitübertragungsschicht) verwenden oder mit diesen in Zusammenhang stehen. Weitere Ausführungsformen sind beschrieben und beansprucht.

公开(公告)号：DE112018001138T5

公开(公告)日：2019-11-14

申请号：DE112018001138

申请日：2018-02-26

Applicant: INTEL CORP

Inventor： WU ZUOGUO ,  DAS SHARMA DEBENDRA ,  MAZUMDER MOHIUDDIN M ,  GUO JONG-RU ,  SRIRAMULU ANUPRIYA ,  LANKA NARASIMHA ,  WIG TIMOTHY ,  MORRISS JEFF

IPC: G06F13/16

Abstract: Eine Vorrichtung enthält einen Empfänger zum Empfangen von einer oder mehr Schulungssequenzen während einer Schulung einer Verbindung, wobei die Verbindung zwei Vorrichtungen verbindet. Die Vorrichtung kann eine Agentenlogik enthalten, um aus der einen oder den mehr Schulungssequenzen eine Anzahl Erweiterungsvorrichtungen auf der Verbindung zwischen den zwei Vorrichtungen festzustellen und festzustellen, dass die Anzahl der Erweiterungsvorrichtungen eine Schwellenanzahl übersteigt. Die Vorrichtung kann einen Sender enthalten, um mehrere sortierte Sätze für Taktkompensation auf der Verbindung zu senden, basierend auf der Feststellung, dass die Anzahl der Erweiterungsvorrichtungen eine Schwellenanzahl überschreitet.