公开(公告)号：DE112016004364T5

公开(公告)日：2018-05-30

申请号：DE112016004364

申请日：2016-08-15

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  MATHEW SANU K ,  YAP KIRK S ,  GOPAL VINODH

IPC: G06F21/71 ,  G06F9/30 ,  H04L9/06

Abstract: Ein Verarbeitungssystem enthält einen Speicher und Verarbeitungslogik, die betriebsfähig an den Speicher gekoppelt ist. Die Verarbeitungslogik identifiziert ein oder mehr Konstantenbits einer Ausgabebitsequenz. Die Verarbeitungslogik erstellt mehrere Variablenbits der Ausgabebitsequenz. Die Verarbeitungslogik erzeugt die Ausgabebitfrequenz, die die identifizierten Konstantenbits und die erstellten mehreren Variablenbits enthält.

公开(公告)号：DE112017001766T5

公开(公告)日：2018-12-13

申请号：DE112017001766

申请日：2017-03-02

Applicant: INTEL CORP

Inventor： KUMAR RAGHAVAN ,  MATHEW SANU K ,  SATPATHY SUDHIR K ,  SURESH VIKRAM B

IPC: H04L9/06

Abstract: Ein Verarbeitungssystem enthält einen Verarbeitungskern und einen Hardware-Beschleuniger, der kommunikativ mit dem Verarbeitungskern gekoppelt ist. Der Hardware-Beschleuniger enthält einen Zufallszahlgenerator, um einen Byte-Reihenfolge-Indikator zu generieren. Der Hardware-Beschleuniger enthält außerdem ein erstes Umschaltmodul, das kommunikativ mit dem Zufallswertindikatorgenerator gekoppelt ist. Das Umschaltmodul empfängt eine Byte-Sequenz in einer Verschlüsselungsrunde der kryptografischen Operationen und speist einen Abschnitt der Eingangs-Byte-Sequenz in ein erstes Substituierungsbox(S-Box)-Modul oder ein zweites S-Box-Modul in Abhängigkeit von einem durch den Zufallszahlgenerator generierten Byte-Reihenfolge-Indikatorwert ein.

公开(公告)号：WO2017058374A3

公开(公告)日：2017-05-18

申请号：PCT/US2016047054

申请日：2016-08-15

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  MATHEW SANU K ,  YAP KIRK S ,  GOPAL VINODH

IPC: G06F21/71 ,  G06F9/30 ,  H04L9/06

CPC classification number: H04L9/0675 ,  G09C1/00 ,  H04L9/0631 ,  H04L9/14 ,  H04L2209/24 ,  H04L2209/34

Abstract: A processing system includes a memory and a processing logic operatively coupled to the memory. The processing logic identifies one or more constant bits of an output bit sequence. The processing logic generates a plurality of variable bits of the output bit sequence. The processing logic produces the output bit sequence including the identified constant bits and the generated plurality of variable bits.

Abstract translation: 处理系统包括存储器和可操作地耦合到存储器的处理逻辑。 处理逻辑识别输出比特序列的一个或多个恒定比特。 处理逻辑生成输出比特序列的多个可变比特。 处理逻辑产生包括识别的常数比特和所产生的多个可变比特的输出比特序列。

公开(公告)号：DE112018001887T5

公开(公告)日：2019-12-12

申请号：DE112018001887

申请日：2018-03-05

Applicant: INTEL CORP

Inventor： SURESH VIKRAM B ,  MATHEW SANU K ,  SATPATHY SUDHIR K

IPC: H04L9/08 ,  G06F7/58 ,  H04L9/32

Abstract: Es wird eine Vorrichtung beschrieben. Die Vorrichtung weist mehrere physikalisch nicht klonbare Schaltungen auf. Die Vorrichtung weist einen Schaltkreis zur Erfassung, welche der physikalisch nicht klonbaren Schaltungen instabil sind, auf. Die Vorrichtung weist auch einen Schaltkreis zur Kopplung der instabilen physikalisch nicht klonbaren Schaltungen mit einer Zufallszahlengeneratorschaltung auf.

公开(公告)号：DE112016006059T5

公开(公告)日：2018-09-06

申请号：DE112016006059

申请日：2016-11-27

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  GUILFORD JAMES D ,  MATHEW SANU K ,  GOPAL VINODH ,  SURESH VIKRAM B

IPC: G06F9/30

Abstract: Verfahren und Einrichtungen im Zusammenhang mit Datendekomprimierung werden beschrieben. In einer Ausführungsform umfasst ein Hardwareprozessor einen Kern zum Ausführen eines Strangs und Auslagern eines Dekomprimierungsstrangs für einen codierten, komprimierten Datenstrom, umfassend einen Literalcode, einen Längencode und einen Abstandscode und einen Hardwaredekomprimierungsbeschleuniger zum Ausführen des Dekomprimierungsstrangs, um: den codierten, komprimierten Datenstrom gezielt für eine erste Schaltung bereitzustellen, um den Literalcode seriell in ein Literalsymbol zu decodieren, den Längencode seriell in ein Längensymbol zu decodieren und den Abstandscode seriell in ein Abstandssymbol zu decodieren, und den codierten, komprimierten Datenstrom gezielt für eine zweite Schaltung bereitzustellen, um das Literalsymbol für den Literalcode aus einer Tabelle nachzuschlagen, das Längensymbol für den Längencode aus der Tabelle nachzuschlagen und das Abstandssymbol für den Abstandscode aus der Tabelle nachzuschlagen.

公开(公告)号：DE112016004342T5

公开(公告)日：2018-05-30

申请号：DE112016004342

申请日：2016-08-12

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  MATHEW SANU K ,  GOPAL VINODH ,  YAP KIRK S

IPC: G06F21/60 ,  G06F21/53 ,  G06F21/62

Abstract: Ein Verarbeitungssystem enthält einen Speicher und ein kryptografisches Beschleunigermodul, das betriebsbereit an den Speicher gekoppelt ist, wobei das kryptografische Beschleunigermodul zum Implementieren einer Byte-Ersatzoperation durch Durchführung: einer ersten abgebildeten affinen Transformation einer Eingangs-Bit-Sequenz, um eine erste Zwischen-Bit-Sequenz zu erzeugen, einer inversen Transformation der ersten Zwischen-Bit-Sequenz, um eine zweite Zwischen-Bit-Sequenz zu erzeugen, und einer zweiten abgebildeten affinen Transformation der zweiten Zwischen-Bit-Sequenz, um eine Ausgangs-Bit-Sequenz zu erzeugen, verwendet wird

公开(公告)号：EP3014818A4

公开(公告)日：2017-03-15

申请号：EP13888327

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： CHEN GREGORY K ,  ANDERS MARK A ,  KAUL HIMANSHU ,  SATPATHY SUDHIR K ,  KRISHNAMURTHY RAM K

IPC: H04L12/50 ,  G06F15/78

CPC classification number: G06F13/4022 ,  G06F13/4282 ,  G06F15/7825 ,  H04L12/46 ,  H04L49/109 ,  H04L67/10 ,  Y02D10/12 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

Abstract: In an embodiment, a router includes multiple input ports and output ports, where the router is of a source-synchronous hybrid network on chip (NoC) to enable communication between routers of the NoC based on transitions in control flow signals communicated between the routers. Other embodiments are described and claimed.

Abstract translation: ，实施例中的路由器包括多个输入端口和输出端口，其中，所述路由器是源同步混合网络上芯片（NOC），以使基于在路由器之间传送的控制流信号转变NOC的路由器之间的通信。 其他实施例中描述并要求保护。