公开(公告)号：ES2915607T3

公开(公告)日：2022-06-23

申请号：ES19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.

公开(公告)号：DE112016004364T5

公开(公告)日：2018-05-30

申请号：DE112016004364

申请日：2016-08-15

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  MATHEW SANU K ,  YAP KIRK S ,  GOPAL VINODH

IPC: G06F21/71 ,  G06F9/30 ,  H04L9/06

Abstract: Ein Verarbeitungssystem enthält einen Speicher und Verarbeitungslogik, die betriebsfähig an den Speicher gekoppelt ist. Die Verarbeitungslogik identifiziert ein oder mehr Konstantenbits einer Ausgabebitsequenz. Die Verarbeitungslogik erstellt mehrere Variablenbits der Ausgabebitsequenz. Die Verarbeitungslogik erzeugt die Ausgabebitfrequenz, die die identifizierten Konstantenbits und die erstellten mehreren Variablenbits enthält.

公开(公告)号：WO2014051741A3

公开(公告)日：2014-09-12

申请号：PCT/US2013045517

申请日：2013-06-12

Applicant: INTEL CORP

Inventor： GOTZE KEVIN C ,  IOVINO GREGORY M ,  LI JIANGTAO ,  JOHNSTON DAVID ,  MATHEW SANU K ,  COX GEORGE W ,  RAJAN ANAND

IPC: G06F21/00

CPC classification number: H03K19/003 ,  G09C1/00 ,  H04L9/0866 ,  H04L2209/12

Abstract: An integrated circuit substrate of an aspect includes a plurality of exposed electrical contacts. The integrated circuit substrate also includes an inaccessible set of Physically Unclonable Function (PUF) cells to generate an inaccessible set of PUF bits that are not accessible through the exposed electrical contacts. The integrated circuit substrate also includes an accessible set of PUF cells to generate an accessible set of PUF bits that are accessible through the exposed electrical contacts. Other apparatus, methods, and systems are also disclosed.

Abstract translation: 一方面的集成电路衬底包括多个暴露的电触点。 集成电路衬底还包括不可访问的一组物理不可复制功能（PUF）单元，以生成不可通过暴露的电触点访问的不可访问的一组PUF位。 集成电路衬底还包括可访问的一组PUF单元以生成可通过暴露的电触点访问的可访问的一组PUF位。 其他装置，方法和系统也被公开。

公开(公告)号：WO2017058374A3

公开(公告)日：2017-05-18

申请号：PCT/US2016047054

申请日：2016-08-15

Applicant: INTEL CORP

Inventor： SATPATHY SUDHIR K ,  MATHEW SANU K ,  YAP KIRK S ,  GOPAL VINODH

IPC: G06F21/71 ,  G06F9/30 ,  H04L9/06

CPC classification number: H04L9/0675 ,  G09C1/00 ,  H04L9/0631 ,  H04L9/14 ,  H04L2209/24 ,  H04L2209/34

Abstract: A processing system includes a memory and a processing logic operatively coupled to the memory. The processing logic identifies one or more constant bits of an output bit sequence. The processing logic generates a plurality of variable bits of the output bit sequence. The processing logic produces the output bit sequence including the identified constant bits and the generated plurality of variable bits.

Abstract translation: 处理系统包括存储器和可操作地耦合到存储器的处理逻辑。 处理逻辑识别输出比特序列的一个或多个恒定比特。 处理逻辑生成输出比特序列的多个可变比特。 处理逻辑产生包括识别的常数比特和所产生的多个可变比特的输出比特序列。

公开(公告)号：ES2929797T3

公开(公告)日：2022-12-01

申请号：ES19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE112018001887T5

公开(公告)日：2019-12-12

申请号：DE112018001887

申请日：2018-03-05

Applicant: INTEL CORP

Inventor： SURESH VIKRAM B ,  MATHEW SANU K ,  SATPATHY SUDHIR K

IPC: H04L9/08 ,  G06F7/58 ,  H04L9/32

Abstract: Es wird eine Vorrichtung beschrieben. Die Vorrichtung weist mehrere physikalisch nicht klonbare Schaltungen auf. Die Vorrichtung weist einen Schaltkreis zur Erfassung, welche der physikalisch nicht klonbaren Schaltungen instabil sind, auf. Die Vorrichtung weist auch einen Schaltkreis zur Kopplung der instabilen physikalisch nicht klonbaren Schaltungen mit einer Zufallszahlengeneratorschaltung auf.

公开(公告)号：GB2520196A

公开(公告)日：2015-05-13

申请号：GB201500820

申请日：2013-06-12

Applicant: INTEL CORP

Inventor： GOTZE KEVIN C ,  IOVINO GREGORY M ,  LI JIANGTAO ,  JOHNSTON DAVID ,  MATHEW SANU K ,  COX GEORGE W ,  RAJAN ANAND

IPC: H01L21/66 ,  G06F21/72 ,  H04L9/08

Abstract: An integrated circuit substrate of an aspect includes a plurality of exposed electrical contacts. The integrated circuit substrate also includes an inaccessible set of Physically Unclonable Function (PUF) cells to generate an inaccessible set of PUF bits that are not accessible through the exposed electrical contacts. The integrated circuit substrate also includes an accessible set of PUF cells to generate an accessible set of PUF bits that are accessible through the exposed electrical contacts. Other apparatus, methods, and systems are also disclosed.

公开(公告)号：ES2925598T3

公开(公告)日：2022-10-18

申请号：ES21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: La presente descripción proporciona un aparato que comprende una interfaz de memoria, una matriz de grupos de procesamiento, cada uno de los cuales incluye una unidad multiprocesador acoplada a la interfaz de memoria, en el que al menos una unidad multiprocesador debe ejecutar una instrucción fusionada de multiplicación y suma en paralelo a través de múltiples subprocesos. La al menos una unidad multiprocesador que comprende un archivo de registro para almacenar datos y una unidad de cómputo acoplada al archivo de registro, donde la unidad de cómputo es para ejecutar una instrucción fusionada de multiplicación y suma en datos de matriz. La unidad de cómputo que comprende lógica de hardware para cuantificar los datos desde una precisión más alta, incluido un formato de punto flotante de 32 bits, a un formato de punto flotante de menor precisión, incluido un formato de punto flotante de 16 bits, que tiene un signo de 1 bit, un formato de punto flotante de 8 bits. exponente de bits y una mantisa, en el que se utilizan menos bits para la mantisa del formato de punto flotante de menor precisión; y una o más unidades lógicas para realizar la operación fusionada de suma y multiplicación sobre los datos en el formato de punto flotante de menor precisión. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3859519T3

公开(公告)日：2022-09-05

申请号：PL21165109

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

公开(公告)号：PL3637246T3

公开(公告)日：2022-07-04

申请号：PL19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08