公开(公告)号：KR20200140703A

公开(公告)日：2020-12-16

申请号：KR20200053754

申请日：2020-05-06

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK

IPC: G06N20/00 ,  G06F7/485

Abstract: 시스템들, 장치들및 방법들은제1 서브세트의지수비트들에기초하여복수의부동-소수점수들사이의제1 정렬을수행하는기술을제공할수 있다. 이러한기술은, 제1 정렬과적어도부분적으로병렬로, 제2 서브세트의지수비트들에기초하여복수의부동-소수점수들사이의제2 정렬을또한수행할수 있으며, 제1 서브세트의지수비트들은 LSB들이고제2 서브세트의지수비트들은 MSB들이다. 하나의예에서, 기술은정렬된복수의부동-소수점수들을서로에가산한다. 제2 정렬에관하여, 이러한기술은또한, 복수의부동-소수점수들의개별지수들을식별하고, 이러한개별지수들에걸쳐최대지수를식별하고, 이러한최대지수로부터개별지수들의감산을수행할수 있으며, 이러한감산은 MSB로부터 LSB까지수행된다.

公开(公告)号：JP2008117389A

公开(公告)日：2008-05-22

申请号：JP2007276990

申请日：2007-10-24

Applicant: Intel Corp ,  インテル・コーポレーション

Inventor： KAUL HIMANSHU ,  ANDERS MARK ,  MATHEW SANU ,  KRISHNAMURTHY RAM

IPC: G06F7/00

CPC classification number: G06F7/5324 ,  G06F2207/3828

Abstract: PROBLEM TO BE SOLVED: To provide a reconfigurable SIMD vector processing system. SOLUTION: The system may include M N-bit×N-bit multipliers to output M 2N-bit products in a redundant format; a compressor to receive the M 2N-bit products and to generate an MN-bit product in a redundant format based on the M 2N-bit products; and an adder block to receive the M 2N-bit products and the MN-bit product, to select one from the M 2N-bit products or the MN-bit product, and to resolve the selected one of the M 2N-bit products or the MN-bit product to a non-redundant format. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供可重新配置的SIMD向量处理系统。 解决方案：系统可以包括M N位×N位乘法器，以冗余格式输出M 2N位产品; 压缩器，用于接收M 2N位产品并基于M 2N位产品以冗余格式生成MN位产品; 以及加法器块，用于接收M 2N位乘积和MN位乘积，以从M 2N位乘积或MN位乘积中选择一个，并且解析所选择的M 2N位乘积或 MN位产品为非冗余格式。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：ES2915607T3

公开(公告)日：2022-06-23

申请号：ES19214143

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS C

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una unidad de procesamiento de gráficos, GPU, para acelerar operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador (1400) en donde el multiprocesador (1400) ha de ejecutar una misma instrucción para múltiples hilos y de ejecutar hilos paralelos de un grupo de hilos, teniendo cada hilo del grupo de hilos un estado de hilo independiente, siendo la instrucción para hacer que una primera unidad de cómputo (1411,..., 1418) realice al menos una operación de multiplicación de matrices bidimensionales; en donde la operación se realiza sobre tres operandos de entrada enteros sin signo de 16 bits a, b y c, e incluye computar, por un multiplicador de 16 bits × 16 bits con signo, un producto intermedio de 32 bits entre un operando entero sin signo de 16 bits a y un operando de entrada entero sin signo de 16 bits b y computar, por un sumador de 32 bits, una suma de 32 bits basándose en el producto intermedio de 32 bits y en un operando de entrada entero sin signo de 16 bits c.

公开(公告)号：DE102015015182A1

公开(公告)日：2016-06-30

申请号：DE102015015182

申请日：2015-11-24

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  METHEW SANU K

IPC: G06F7/38 ,  G06F7/06 ,  G06F17/10

Abstract: Beschrieben sind Systeme, Vorrichtungen und Verfahren für k-Nächste-Nachbarn-(KNN-)Suchen. Insbesondere sind Ausführungsformen eines KNN-Beschleunigers und dessen Verwendungen beschrieben. In manchen Ausführungsformen umfasst der KNN-Beschleuniger eine Vielzahl von Vektorteilabstandsberechnungsschaltungen jeweils zum Berechnen einer Teilsumme, ein Minimumsortiernetzwerk zum Sortieren von Teilsummen aus der Vielzahl von Vektorteilabstandsberechnungsschaltungen, um k-Nächste-Nachbarn-Übereinstimmungen zu finden, und eine globale Steuerschaltung zum Steuern von Aspekten von Vorgängen der Vielzahl von Vektorteilabstandsberechnungsschaltungen.

公开(公告)号：ES2929797T3

公开(公告)日：2022-12-01

申请号：ES19214829

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  SHPEISMAN TATIANA ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  GALOPPO VON BORRIES NICOLAS

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08

Abstract: Una realización proporciona un acelerador de hardware de aprendizaje automático que comprende una unidad de cómputo que tiene un sumador y un multiplicador que se comparten entre la ruta de datos enteros y una ruta de datos de punto flotante, los bits superiores de los operandos de entrada al multiplicador se activan durante el punto flotante. operación. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102020113791A1

公开(公告)日：2020-12-10

申请号：DE102020113791

申请日：2020-05-22

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK

IPC: G06F7/483

Abstract: Systeme, Vorrichtungen und Verfahren können Technologien vorsehen, die eine erste Ausrichtung zwischen mehreren Gleitkommazahlen basierend auf einer ersten Untermenge von Exponentenbits durchführen. Die Technologie kann außerdem, wenigstens teilweise parallel zu der ersten Ausrichtung, eine zweite Ausrichtung zwischen den mehreren Gleitkommazahlen durchführen, basierend auf einer zweiten Untermenge von Exponentenbits, wobei die erste Untermenge von Exponentenbits LSBs und die zweite Untermenge von Exponentenbits MSBs sind. In einem Beispiel fügt die Technologie die ausgerichteten mehreren Gleitkommazahlen einander hinzu. In Bezug auf die zweite Ausrichtung kann die Technologie auch einzelne Exponenten von mehreren Gleitkommazahlen identifizieren, einen Maximalexponenten über die einzelnen Exponenten hinweg identifizieren und eine Subtraktion der einzelnen Exponenten von dem Maximalexponent durchführen, wobei die Subtraktion vom MSB zum LSB erfolgt.

公开(公告)号：DE102018006015A1

公开(公告)日：2019-04-18

申请号：DE102018006015

申请日：2018-07-30

Applicant: INTEL CORP

Inventor： CHEN GREGORY K ,  BHARDWAJ KSHITIJ ,  KUMAR RAGHAVAN ,  SUMBUL HUSEYIN EKIN ,  KNAG PHIL ,  KRISHNAMURTHY RAM K ,  KAUL HIMANSHU

IPC: G06N3/04

Abstract: In einer Ausführungsform umfasst ein Prozessor einen ersten neuromorphen Kern zum Umsetzen von mehreren Neuronaleinheiten eines neuronalen Netzwerks, wobei der erste neuromorphe Kern einen Speicher zum Speichern eines aktuellen Zeitschritts des ersten neuromorphen Kerns umfasst; und eine Steuerung zum Aufzeichnen von aktuellen Zeitschritten von benachbarten neuromorphen Kernen, die Pulse vom ersten neuromorphen Kern empfangen oder Pulse für diesen bereitstellen; und Steuern des aktuellen Zeitschritts des ersten neuromorphen Kerns basierend auf den aktuellen Zeitschritten der benachbarten neuromorphen Kerne.

公开(公告)号：EP3235195A4

公开(公告)日：2018-07-04

申请号：EP15870603

申请日：2015-11-20

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  CHEN GREGORY K ,  ANDERS MARK A

IPC: H04L12/771 ,  G06F13/14 ,  G06F15/78 ,  H04L12/50 ,  H04L12/64 ,  H04L12/66 ,  H04L12/913 ,  H04L12/931 ,  H04L12/933 ,  H04L12/935

CPC classification number: H04L47/724 ,  G06F15/7825 ,  H04L12/50 ,  H04L12/6402 ,  H04L12/66 ,  H04L49/109 ,  H04L49/3018 ,  H04L49/3027

Abstract: An apparatus may comprise a plurality of ports and a plurality of channel reservation banks. A channel reservation bank is to be associated with a port of the plurality of ports. The channel reservation bank is to comprise a plurality of channel reservation slots. The port of the plurality of ports is to comprise a plurality of circuit-switched channels through the port. The configuration of each of the plurality of circuit-switched channels to be based on information stored in a channel reservation slot of the channel reservation bank to be associated with the port.

公开(公告)号：ES2995657T3

公开(公告)日：2025-02-10

申请号：ES22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08

Abstract: La presente divulgación proporciona un sistema de procesamiento de datos, un método, un medio legible por computadora y una unidad de procesamiento de gráficos, GPU, para acelerar las operaciones de aprendizaje automático, comprendiendo la GPU: un multiprocesador que incluye una arquitectura de instrucción única, subproceso múltiple, SIMT, el multiprocesador para ejecutar una instrucción única a través de múltiples subprocesos; y una primera unidad de cómputo incluida dentro del multiprocesador, la instrucción única para hacer que la primera unidad de cómputo realice al menos una operación de multiplicación y acumulación de matriz bidimensional, en donde realizar la operación de multiplicación y acumulación de matriz bidimensional incluye calcular un producto intermedio de operandos de 16 bits y calcular una suma de 32 bits basada en el producto intermedio; en donde para calcular una suma de 32 bits basada en el producto intermedio, la primera unidad de cómputo debe: realizar una multiplicación de punto flotante de dos o más operandos de 16 bits para generar el producto intermedio, calcular una suma intermedia basada en el producto intermedio; y convertir la suma intermedia en un resultado de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL4160387T3

公开(公告)日：2025-01-07

申请号：PL22210195

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： KAUL HIMANSHU ,  ANDERS MARK A ,  MATHEW SANU K ,  YAO ANBANG ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  APPU ABHISHEK R ,  KOKER ALTUG ,  SINHA KAMAL ,  VEMBU BALAJI ,  GALOPPO VON BORRIES NICOLAS C ,  NURVITADHI ERIKO ,  BARIK RAJKISHORE ,  LIN TSUNG-HAN ,  RANGANATHAN VASANTH ,  JAHAGIRDAR SANJEEV ,  SHPEISMAN TATIANA

IPC: G06F7/483 ,  G06F7/544 ,  G06F9/30 ,  G06N3/04 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/08