公开(公告)号：DE102019117592A1

公开(公告)日：2020-02-06

申请号：DE102019117592

申请日：2019-06-28

Applicant: INTEL CORP

Inventor： BOYCE JILL ,  KUWAHARA ATSUO ,  ASHKENAZI TZACH ,  BEER ILAN ,  KATS EYTAN ,  SURTI PRASOONKUMAR ,  XIAO KAI ,  TRIPP JEFFREY ,  BISWAL NARAYAN ,  TANNER JASON ,  SHAH NILESH ,  CHIU YI-JEN ,  VARERKAR MAYURESH ,  BORTMAN MARIA ,  DISTLER JONATHAN ,  KAUFMAN ITAY

IPC: G06T1/20 ,  G06T15/00

Abstract: Eine Vorrichtung zum Ermöglichen der Verarbeitung von Video-Bitstromdaten wird offenbart. Die Vorrichtung beinhaltet einen oder mehrere Prozessoren zum Empfangen von Punktwolkendaten, die in den Video-Bitstromdaten enthalten sind, die in zwei oder mehr Winkel projiziert werden sollen, und zum Codieren mehrerer Projektionen für einen Punktwolkenpunkt, bei einer Bestimmung, dass der Punktwolkenpunkt in Patches in zwei oder mehr der mehreren Projektionen enthalten sein wird.

公开(公告)号：GB2286910B

公开(公告)日：1998-11-25

申请号：GB9425462

申请日：1994-12-16

Applicant: INTEL CORP

Inventor： SHAH NILESH ,  AJANOVIC JASMIN ,  DAHMANI DAHMANE

IPC: G06F5/06 ,  G06F13/40 ,  G06F13/38

Abstract: A bridge circuit providing for efficient data transfer between a first bus and a second bus in a computer system. The bridge circuit receives an address indicating a memory location storing a data segment requested to be transferred from the first bus to the second bus. Fetch circuitry fetches the requested data from the first bus and prefetches one or more additional data segments stored in memory locations sequentially following the memory location storing the requested data. The prefetched data segments are stored in a buffer for immediate access by subsequent data transfer requests. Supply circuitry transfers each data segment from the buffer to the second bus in response to receiving an address corresponding to the particular data segment on the address input circuitry.

公开(公告)号：EP3014401A4

公开(公告)日：2017-02-08

申请号：EP13887631

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： GANDRA CHAITANYA ,  VEMBU BALAJI ,  KUMAR ARVIND ,  SHAH NILESH

IPC: G06F3/041

CPC classification number: G06F3/0418 ,  G06F3/0416 ,  G06F3/0488 ,  G06F2203/04104 ,  G06T1/20

公开(公告)号：GB2286910A

公开(公告)日：1995-08-30

申请号：GB9425462

申请日：1994-12-16

Applicant: INTEL CORP

Inventor： SHAH NILESH ,  AJANOVIC JASMIN ,  DAHMANI DAHMANE

IPC: G06F5/06 ,  G06F13/40 ,  G06F13/38

Abstract: A bridge circuit adapted to be associated with first and second bus circuits 12, 18, includes a path including a plurality of line buffers (33, Fig 2) for storing data being read from the first bus to the second bus, and a circuit arrangement 57 - 60 for reading an amount of data sufficient to fill the storage space in a first line buffer beginning at a location depending on an address being read, and for completely filling a next line buffer with data from sequential addresses following the addresses of data placed in the first line buffer if read operations from the first line buffer occur in sequence. The buffering may be used to enhance data transfer rates between a PCI bus 12 and a DMA device residing on a secondary bus 18.

公开(公告)号：SG47015A1

公开(公告)日：1998-03-20

申请号：SG1996001997

申请日：1994-12-16

Applicant: INTEL CORP

Inventor： SHAH NILESH ,  AJANOVIC JASMIN ,  DAHMANI DAHMANE

IPC: G06F5/06 ,  G06F13/40 ,  G06F13/38

Abstract: A bridge circuit providing for efficient data transfer between a first bus and a second bus in a computer system. The bridge circuit receives an address indicating a memory location storing a data segment requested to be transferred from the first bus to the second bus. Fetch circuitry fetches the requested data from the first bus and prefetches one or more additional data segments stored in memory locations sequentially following the memory location storing the requested data. The prefetched data segments are stored in a buffer for immediate access by subsequent data transfer requests. Supply circuitry transfers each data segment from the buffer to the second bus in response to receiving an address corresponding to the particular data segment on the address input circuitry.

公开(公告)号：DE102019117485A1

公开(公告)日：2020-02-06

申请号：DE102019117485

申请日：2019-06-28

Applicant: INTEL CORP

Inventor： VARERKAR MAYURESH ,  BARAN STANLEY ,  APODACA MICHAEL ,  SURTI PRASOONKUMAR ,  KUWAHARA ATSUO ,  BISWAL NARAYAN ,  BOYCE JILL ,  CHIU YI-JEN ,  CILINGIR GOKCEN ,  DAS BARNAN ,  DIVEKAR ATUL ,  POTLURI SRIKANTH ,  SHAH NILESH ,  SHARMA ARCHIE

IPC: G06T1/60 ,  G06T1/20 ,  G06T15/00

Abstract: Es ist ein Mechanismus zum Erleichtern einer adaptiven Auflösung und Blickpunktvorhersage für immersive Medien in Rechenumgebungen beschrieben. Ein Apparat von Ausführungsformen, wie hier beschrieben, enthält einen oder mehrere Prozessoren zum Empfangen von Betrachtungspositionen, die mit einem Anwender verknüpft sind, in Bezug auf eine Anzeige, und Analysieren einer Relevanz von Medieninhalt basierend auf den Betrachtungspositionen, wo der Medieninhalt immersive Videos von Szenen enthält, die von einer oder mehreren Kameras aufgenommen werden. Der eine oder die mehreren Prozessoren dienen ferner zur Vorhersage von Abschnitten des Medieninhalts als relevante Abschnitte basierend auf den Betrachtungspositionen und zum Senden der relevanten Abschnitte, um wiedergegeben und angezeigt zu werden.