公开(公告)号：DE112016006154T5

公开(公告)日：2018-09-20

申请号：DE112016006154

申请日：2016-12-06

Applicant: INTEL CORP

Inventor： WANG REN ,  WANG YIPENG ,  HERDRICH ANDREW J ,  TSAI JR-SHIAN ,  TAI TSUNG-YUAN C ,  MCDONNELL NIALL D ,  WILKINSON HUGH ,  BURRES BRADLEY A ,  RICHARDSON BRUCE ,  VENKATESAN NAMAKKAL N ,  BERNSTEIN DEBRA ,  VERPLANKE EDWIN ,  VAN DOREN STEPHEN R ,  YAN AN ,  CUNNINGHAM ANDREW ,  SONNIER DAVID ,  EADS GAGE ,  CLEE JAMES T ,  WHITESELL JAMISON D ,  PIROG JERRY ,  KENNY JONATHAN ,  HASTING JOSEPH R ,  VANGATI NARENDER ,  MILLER STEPHEN ,  MA TE K ,  BURROUGHS WILLIAM

IPC: G06F9/38 ,  G06F9/48

Abstract: Vorrichtung und Verfahren, die eine Hardware-Warteschlangenverwaltungsvorrichtung implementieren, um den Datenübertragungs-Overhead zwischen Kernen zu reduzieren, indem Anfrageverwaltungs- und Datenkohärenzaufgaben von den CPU-Kernen ausgelagert werden. Die Vorrichtung enthält Multi-Core-Prozessoren, einen geteilten L3- oder Last-Level-Cache („LLC“) sowie eine Hardware-Warteschlangenverwaltungsvorrichtung, um Datenübertragungsanfragen zwischen Kernen zu empfangen, zu speichern und zu verarbeiten. Die Hardware-Warteschlangenverwaltungsvorrichtung umfasst ferner ein Ressourcenverwaltungssystem zum Steuern der Rate, mit der die Kerne Anfragen übermitteln können, um Kernblockierungen und fallen gelassene Anfragen zu reduzieren. Außerdem werden Softwareanweisungen eingeführt, um die Kommunikation zwischen den Kernen und der Warteschlangenverwaltungsvorrichtung zu optimieren.

公开(公告)号：DE112017001808T5

公开(公告)日：2019-01-10

申请号：DE112017001808

申请日：2017-03-01

Applicant: INTEL CORP

Inventor： WANG REN ,  WANG YIPENG ,  TSAI JR-SHIAN ,  HERDRICH ANDREW J ,  TAI TSUNG-YUAN C ,  MCDONNELL NIALL D ,  VAN DOREN STEPHEN R ,  SONNIER DAVID ,  BERNSTEIN DEBRA ,  WILKINSON HUGH ,  VANGATI NARENDER ,  MILLER STEPHEN ,  EADS GAGE ,  CUNNINGHAM ANDREW ,  KENNY JONATHAN ,  RICHARDSON BRUCE ,  BURROUGHS WILLIAM ,  HASTING JOSEPH R ,  YAN AN ,  CLEE JAMES T ,  MA TE K ,  PIROG JERRY ,  WHITESELL JAMISON D

IPC: G06F9/54 ,  G06F9/48

Abstract: Technologien für einen verteilten Hardwarewarteschlangenmanager beinhalten eine Computervorrichtung, die einen Prozessor aufweist. Der Prozessor beinhaltet zwei oder mehr Hardwarewarteschlangenmanager sowie zwei oder mehr Prozessorkerne. Jeder Prozessorkern kann Daten von dem Hardwarewarteschlangenmanager in einer Warteschlange anordnen oder aus dieser entfernen. Jeder Hardwarewarteschlangenmanager kann derart konfiguriert sein, dass er mehrere Warteschlangendatenstrukturen enthält. In einigen Ausführungsformen werden die Warteschlangen von den Prozessorkernen unter Verwendung von virtuellen Warteschlangenadressen adressiert, welche in physikalische Warteschlangenadressen übersetzt werden, um auf den entsprechenden Hardwarewarteschlangenmanager zuzugreifen. Die virtuellen Warteschlangen können von einer physikalischen Warteschlange in einem Hardwarewarteschlangenmanager zu einer anderen physikalischen Warteschlange in einem anderen physikalischen Warteschlangenmanager bewegt werden, ohne die virtuelle Adresse der virtuellen Warteschlange zu ändern.

公开(公告)号：DE102018209209A1

公开(公告)日：2019-01-03

申请号：DE102018209209

申请日：2018-06-08

Applicant: INTEL CORP

Inventor： MCDONNELL NIALL ,  BURROUGHS WILLIAM ,  SONNIER DAVID ,  GAREGRAT NITIN

IPC: H04L47/2475 ,  H04L47/36

Abstract: Technologien zur Inflight-Paketanzahlbegrenzung weisen eine Netzwerkvorrichtung auf. Die Netzwerkvorrichtung empfängt ein Paket von einer Erzeugeranwendung. Das Paket ist konfiguriert, als ein durch eine Verbraucheranwendung zu verbrauchendes Warteschlangenelement in eine Paketwarteschlange eingereiht zu werden. Die Netzwerkvorrichtung inkrementiert zudem als Reaktion auf den Empfang des Pakets eine Inflight-Anzahlvariable, bestimmt, ob ein Wert der Inflight-Anzahlvariable eine Inflight-Anzahlgrenze erfüllt, und reiht als Reaktion auf eine Bestimmung, dass der Wert der Inflight-Anzahlvariable die Inflight-Anzahlgrenze erfüllt, das Paket ein.