公开(公告)号：DE112017001808T5

公开(公告)日：2019-01-10

申请号：DE112017001808

申请日：2017-03-01

Applicant: INTEL CORP

Inventor： WANG REN ,  WANG YIPENG ,  TSAI JR-SHIAN ,  HERDRICH ANDREW J ,  TAI TSUNG-YUAN C ,  MCDONNELL NIALL D ,  VAN DOREN STEPHEN R ,  SONNIER DAVID ,  BERNSTEIN DEBRA ,  WILKINSON HUGH ,  VANGATI NARENDER ,  MILLER STEPHEN ,  EADS GAGE ,  CUNNINGHAM ANDREW ,  KENNY JONATHAN ,  RICHARDSON BRUCE ,  BURROUGHS WILLIAM ,  HASTING JOSEPH R ,  YAN AN ,  CLEE JAMES T ,  MA TE K ,  PIROG JERRY ,  WHITESELL JAMISON D

IPC: G06F9/54 ,  G06F9/48

Abstract: Technologien für einen verteilten Hardwarewarteschlangenmanager beinhalten eine Computervorrichtung, die einen Prozessor aufweist. Der Prozessor beinhaltet zwei oder mehr Hardwarewarteschlangenmanager sowie zwei oder mehr Prozessorkerne. Jeder Prozessorkern kann Daten von dem Hardwarewarteschlangenmanager in einer Warteschlange anordnen oder aus dieser entfernen. Jeder Hardwarewarteschlangenmanager kann derart konfiguriert sein, dass er mehrere Warteschlangendatenstrukturen enthält. In einigen Ausführungsformen werden die Warteschlangen von den Prozessorkernen unter Verwendung von virtuellen Warteschlangenadressen adressiert, welche in physikalische Warteschlangenadressen übersetzt werden, um auf den entsprechenden Hardwarewarteschlangenmanager zuzugreifen. Die virtuellen Warteschlangen können von einer physikalischen Warteschlange in einem Hardwarewarteschlangenmanager zu einer anderen physikalischen Warteschlange in einem anderen physikalischen Warteschlangenmanager bewegt werden, ohne die virtuelle Adresse der virtuellen Warteschlange zu ändern.

公开(公告)号：AU2020294205A1

公开(公告)日：2022-01-20

申请号：AU2020294205

申请日：2020-12-22

Applicant: INTEL CORP

Inventor： LI BIN ,  WANG REN ,  DOSHI KSHITIJ ARUN ,  GUIM BERNAT FRANCESC ,  WANG YIPENG ,  IYER RAVISHANKAR ,  HERDRICH ANDREW ,  TAI TSUNG-YUAN ,  ZHOU ZHU ,  SUBRAMANIAN RSIKA

IPC: G06F9/06

Abstract: An apparatus and method for closed loop dynamic resource allocation. For example, one embodiment of a method comprises: collecting data related to usage of a plurality of resources by a plurality of workloads over one or more time periods, the workloads including priority workloads associated with one or more guaranteed performance levels and best effort workloads not associated with guaranteed performance levels; analyzing the data to identify resource reallocations from one or more of the priority workloads to one or more of the best effort workloads in one or more subsequent time periods while still maintaining the guaranteed performance levels; reallocating the resources from the priority workloads to the best effort workloads for the subsequent time periods; monitoring execution of the priority workloads with respect to the guaranteed performance level during the subsequent time periods; and preemptively reallocating resources from the best effort workloads to the priority workloads during the subsequent time periods to ensure compliance with the guaranteed performance level and responsive to detecting that the guaranteed performance level is in danger of being breached.

公开(公告)号：DE112016006154T5

公开(公告)日：2018-09-20

申请号：DE112016006154

申请日：2016-12-06

Applicant: INTEL CORP

Inventor： WANG REN ,  WANG YIPENG ,  HERDRICH ANDREW J ,  TSAI JR-SHIAN ,  TAI TSUNG-YUAN C ,  MCDONNELL NIALL D ,  WILKINSON HUGH ,  BURRES BRADLEY A ,  RICHARDSON BRUCE ,  VENKATESAN NAMAKKAL N ,  BERNSTEIN DEBRA ,  VERPLANKE EDWIN ,  VAN DOREN STEPHEN R ,  YAN AN ,  CUNNINGHAM ANDREW ,  SONNIER DAVID ,  EADS GAGE ,  CLEE JAMES T ,  WHITESELL JAMISON D ,  PIROG JERRY ,  KENNY JONATHAN ,  HASTING JOSEPH R ,  VANGATI NARENDER ,  MILLER STEPHEN ,  MA TE K ,  BURROUGHS WILLIAM

IPC: G06F9/38 ,  G06F9/48

Abstract: Vorrichtung und Verfahren, die eine Hardware-Warteschlangenverwaltungsvorrichtung implementieren, um den Datenübertragungs-Overhead zwischen Kernen zu reduzieren, indem Anfrageverwaltungs- und Datenkohärenzaufgaben von den CPU-Kernen ausgelagert werden. Die Vorrichtung enthält Multi-Core-Prozessoren, einen geteilten L3- oder Last-Level-Cache („LLC“) sowie eine Hardware-Warteschlangenverwaltungsvorrichtung, um Datenübertragungsanfragen zwischen Kernen zu empfangen, zu speichern und zu verarbeiten. Die Hardware-Warteschlangenverwaltungsvorrichtung umfasst ferner ein Ressourcenverwaltungssystem zum Steuern der Rate, mit der die Kerne Anfragen übermitteln können, um Kernblockierungen und fallen gelassene Anfragen zu reduzieren. Außerdem werden Softwareanweisungen eingeführt, um die Kommunikation zwischen den Kernen und der Warteschlangenverwaltungsvorrichtung zu optimieren.

公开(公告)号：DE112022006858T5

公开(公告)日：2025-01-09

申请号：DE112022006858

申请日：2022-03-15

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH ,  WANG REN ,  RANGANATHAN NARAYAN ,  TSAI JR-SHIAN ,  TAI TSUNG-YUAN ,  ZHU HEQING ,  WANG YIPENG ,  KURAKIN ILIA ,  PHAM BINH ,  DOGAN HALIT

IPC: G06F5/06 ,  G06F9/30

Abstract: Verfahren und Einrichtungen in Bezug auf eine universelle Kern-zu-Beschleuniger-Kommunikationsarchitektur für eine verbesserte Leistungsfähigkeit und/oder Programmierbarkeit werden beschrieben. Bei einer Ausführungsform ist ein Sendeagent mit einem Prozessorkern gekoppelt und ein Empfangsagent ist mit einer Hardwarebeschleuniger-Vorrichtung gekoppelt. Der Speicher speichert Daten, die einer Anforderung vom Prozessorkern entsprechen. Der Sendeagent und der Empfangsagent unterhalten einen Kommunikationskanal, um eine Kommunikation zwischen dem Prozessorkern und der Hardwarebeschleuniger-Vorrichtung als Reaktion auf die Anforderung zu ermöglichen. Weitere Ausführungsformen werden ebenfalls offenbart und beansprucht.

公开(公告)号：DE102020133262A1

公开(公告)日：2021-08-26

申请号：DE102020133262

申请日：2020-12-14

Applicant: INTEL CORP

Inventor： WANG YIPENG ,  WANG REN ,  TAI TSUNG-YUAN C ,  YUAN YIFAN ,  PATHAK PRAVIN ,  VEDANTHAM SUNDAR ,  MACNAMARA CHRIS

IPC: G06F9/50

Abstract: Hierin beschriebene Beispiele betreffen einen Arbeitsscheduler, der mindestens einen Prozessor und mindestens eine Warteschlange enthält. In manchen Beispielen empfängt der Arbeitsscheduler eine Anforderung zum Zuweisen einer Speicherregion und führt, basierend auf der Verfügbarkeit eines Speichersegments, das mit einem Speichersegmentcache assoziiert ist, zum Erfüllen von mindestens der Anforderung zum Zuweisen einer Speicherregion, eine Speicherzuweisung unter Benutzung eines verfügbaren Speichersegmenteintrags, der mit dem Speichersegmentcache assoziiert ist, aus der mindestens einen Warteschlange zu. In manchen Beispielen teilt der Arbeitsscheduler einem Prozessor eine Arbeitslast zu und steuert, wann für die Arbeitslast relevanter Inhalt zum Speichern in einem Cache oder Speicher, der für den Prozessor zugänglich ist, vorausgelesen werden soll, basierend auf einer Position einer Kennung der Arbeitslast in einer Arbeitswarteschlange, die mit dem Prozessor assoziiert ist.