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公开(公告)号：DE112016005933T5
公开(公告)日：2018-10-25
申请号：DE112016005933
申请日：2016-11-22
Applicant: INTEL CORP
Inventor： PALERMO STEPHEN T , TADEPALLI HARI K , PATEL RASHMIN N , HERDRICH ANDREW J , VERPLANKE EDWIN
IPC: G06F9/455
Abstract: Technologien zum Durchsetzen einer Netzwerkzugriffssteuerung für virtuelle Maschinen umfassen eine Netzwerk-Computervorrichtung, die mehrere virtuelle Maschinen aufweist. Die Netzwerk-Computervorrichtung ist dazu eingerichtet, eine Zugriffsanfrage von einer virtuellen Funktion zu empfangen, die einer anfragenden virtuellen Maschine der Netzwerk-Computervorrichtung zugewiesen ist. Die Netzwerk-Computervorrichtung ist außerdem dazu eingerichtet, eine erste Privilegierungsstufe, die der anfragenden Maschine zugewiesen ist, und eine zweite Privilegierungsstufe, die der angefragten virtuellen Maschine zugewiesen ist, zu bestimmen und auf Grundlage eines Vergleichs der ersten und der zweiten Privilegierungsstufe zu bestimmen, ob die anfragende virtuelle Maschine dazu autorisiert ist, auf die angefragte virtuelle Maschine zuzugreifen. Nach der Bestimmung, dass die anfragende virtuelle Maschine dazu autorisiert ist, auf die angefragte virtuelle Maschine zuzugreifen, ist die Netzwerk-Computervorrichtung außerdem dazu eingerichtet, der anfragenden virtuellen Maschine Zugriff auf die angefragte virtuelle Maschine zu gewähren. Weitere Ausführungsformen sind vorliegend beschrieben.
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2.发明专利
公开(公告)号：DE112016004347T5
公开(公告)日：2018-06-21
申请号：DE112016004347
申请日：2016-08-24
Applicant: INTEL CORP
Inventor： HEARN JAMES ROBERT , CONNOR PATRICK , SOOD KAPIL , DUBAL SCOTT P , HERDRICH ANDREW J
Abstract: In einer Ausführungsform umfasst ein System eine Plattformlogik, die eine Vielzahl von Prozessorkernen umfasst, und Ressourcenzuweisungslogik. Die Ressourcenzuweisungslogik kann eine Verarbeitungsanfrage empfangen und die Verarbeitungsanfrage an einen Prozessorkern aus der Vielzahl von Prozessorkernen leiten, wobei der Prozessorkern zumindest teilweise basierend auf der Plattformlogik zugeordneten Telemetriedaten ausgewählt wird, wobei die Telemetriedaten eine Topologie zumindest eines Teils der Plattformlogik anzeigen.
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3.发明专利
公开(公告)号：BR102014006299A2
公开(公告)日：2015-11-03
申请号：BR102014006299
申请日：2014-03-17
Applicant: INTEL CORP
Inventor： PRABHAKARAN ABIRAMI , NAVEH ALON , HENROID ANDREW D , HERDRICH ANDREW J , CHOUBAL ASHISH V , TOLL BRET L , KOUFATY DAVID A , SUBBAREDDY DHEERAJ R , WEISSMANN ELIERZER , GORBATOV EUGENE , SRINIVASA GANAPATI M , KHANNA GAURAV , SHAFI HISHAM , SODHI INDER M , BRANDT JASON W , MISHAELI MICHAEL , NAIK MISHALI , LENZ ORON , NARVAEZ PAOLO , BRETT PAUL , RAPPOPORT RIMAT , FENGER RUSSEL J , JAHAGIRDAR SANJEEV S , HAHN SCOTT D , FICHER STEPHEN A
Abstract: método para inicializar um sistema heterogêneo e apresentar uma vista simétrica do núcleo. a presente invenção descreve uma arquitetura de processador heterogêneo e um método de inicialização de um processador heterogêneo. um processador de acordo com uma modalidade compreende: um conjunto de núcleos grandes de processador físico; um conjunto de núcleos pequenos de processador físico, tendo capacidade de processamento com desempenho relativamente mais baixo e uso de energia relativamente menor em relação aos núcleos grandes de processador físico; e uma unidade de pacote para habilitar um processador bootstrap. o processador bootstrap inicializa os núcleos do processador físico homogêneo, enquanto o processador heterogêneo apresenta a aparência de um processador homogêneo para uma interface de firmware do sistema
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公开(公告)号：IN1367CHN2014A
公开(公告)日：2015-04-24
申请号：IN1367CHN2014
申请日：2014-02-20
Applicant: INTEL CORP
Inventor： HERDRICH ANDREW J , ILLIKKAL RAMESHKUMAR G , IYER RAVISHANKAR , SRINIVASAN SADOGOPAN , MOSES JAIDEEP , MAKINENI SRIHARI
Abstract: In one embodiment the present invention includes a method for receiving an interrupt from an accelerator sending a resume signal directly to a small core responsive to the interrupt and providing a subset of an execution state of the large core to the first small core and determining whether the small core can handle a request associated with the interrupt and performing an operation corresponding to the request in the small core if the determination is in the affirmative and otherwise providing the large core execution state and the resume signal to the large core. Other embodiments are described and claimed.
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公开(公告)号：DE112017001808T5
公开(公告)日：2019-01-10
申请号：DE112017001808
申请日：2017-03-01
Applicant: INTEL CORP
Inventor： WANG REN , WANG YIPENG , TSAI JR-SHIAN , HERDRICH ANDREW J , TAI TSUNG-YUAN C , MCDONNELL NIALL D , VAN DOREN STEPHEN R , SONNIER DAVID , BERNSTEIN DEBRA , WILKINSON HUGH , VANGATI NARENDER , MILLER STEPHEN , EADS GAGE , CUNNINGHAM ANDREW , KENNY JONATHAN , RICHARDSON BRUCE , BURROUGHS WILLIAM , HASTING JOSEPH R , YAN AN , CLEE JAMES T , MA TE K , PIROG JERRY , WHITESELL JAMISON D
Abstract: Technologien für einen verteilten Hardwarewarteschlangenmanager beinhalten eine Computervorrichtung, die einen Prozessor aufweist. Der Prozessor beinhaltet zwei oder mehr Hardwarewarteschlangenmanager sowie zwei oder mehr Prozessorkerne. Jeder Prozessorkern kann Daten von dem Hardwarewarteschlangenmanager in einer Warteschlange anordnen oder aus dieser entfernen. Jeder Hardwarewarteschlangenmanager kann derart konfiguriert sein, dass er mehrere Warteschlangendatenstrukturen enthält. In einigen Ausführungsformen werden die Warteschlangen von den Prozessorkernen unter Verwendung von virtuellen Warteschlangenadressen adressiert, welche in physikalische Warteschlangenadressen übersetzt werden, um auf den entsprechenden Hardwarewarteschlangenmanager zuzugreifen. Die virtuellen Warteschlangen können von einer physikalischen Warteschlange in einem Hardwarewarteschlangenmanager zu einer anderen physikalischen Warteschlange in einem anderen physikalischen Warteschlangenmanager bewegt werden, ohne die virtuelle Adresse der virtuellen Warteschlange zu ändern.
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Patent Agency Ranking
公开(公告)号：DE102018004727A1
公开(公告)日：2019-01-03
申请号：DE102018004727
申请日：2018-06-13
Applicant: INTEL CORP
Inventor： VASUDEVAN ANIL , KRISHNAN VENKATA , HERDRICH ANDREW J , WANG REN , BLANKENSHIP ROBERT G , GEETHA VEDARAMAN , SHAH SHRIKANT M , MILLIER MARSHALL A , SADE RAANAN , PHAM BINH Q , SERRES OLIVIER , MIAO CHYI-CHANG , WILKERSON CHRISTOPHER B
IPC: G06F12/0806 , G06F9/48
Abstract: Ein Verfahren und System zum Durchführen von Datenbewegungsoperationen wird hierin beschrieben. Eine Ausführungsform eines Verfahrens weist auf: Speichern von Daten für eine erste Speicheradresse in einer Cachezeile eines Speichers einer ersten Verarbeitungseinheit, wobei die Cachezeile mit einem Kohärenzzustand assoziiert ist, der anzeigt, dass der Speicher den alleinigen Besitz der Cachezeile hat; Decodieren eines Befehls zur Ausführung durch eine zweite Verarbeitungseinheit, wobei der Befehl einen Quelldatenoperanden, der die erste Speicheradresse angibt, und einen Zieloperanden, der einen Speicherort in der zweiten Verarbeitungseinheit angibt, umfasst; und in Reaktion auf das Ausführen des decodierten Befehls Kopieren von Daten von der Cachezeile des Speichers der ersten Verarbeitungseinheit, wie durch die erste Speicheradresse identifiziert, zum Speicherort der zweiten Verarbeitungseinheit, wobei die Cachezeile in Reaktion auf den Kopiervorgang im Speicher verbleiben soll und der Kohärenzzustand unverändert bleiben soll.
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公开(公告)号：DE102018005039A1
公开(公告)日：2018-12-27
申请号：DE102018005039
申请日：2018-06-25
Applicant: INTEL CORP
Inventor： HERDRICH ANDREW J , VERPLANKE EDWIN , DOREN STEPHEN R VAN , IYER RAVISHANKAR , WEHAGE ERIC R , VAKHARWALA RUPIN H , SANKARAN RAJESH M , CHAMBERLAIN JEFFREY D , MANDELBLAT JULIUS , LIU YEN-CHENG , PALERMO STEPHEN T , TAI TSUNG-YUAN C
IPC: G06F9/50
Abstract: Ein Verfahren und eine Vorrichtung für Pro-Agent-Steuerung und -Dienstqualität gemeinsam genutzter Ressourcen in einer Chip-Mehrprozessor-Plattform werden hierin beschrieben. Eine Ausführungsform eines Systems beinhaltet Folgendes: mehrere Kern- und Nicht-Kern-Anforderer gemeinsam genutzter Ressourcen, wobei die gemeinsam genutzten Ressourcen durch einen oder mehrere Ressourcenanbieter bereitgestellt werden, wobei jeder der mehreren Kern- und Nicht-Kern-Anforderer mit einer Ressourcenüberwachungskennzeichnung und einer Ressourcensteuerungskennzeichnung assoziiert ist; eine Abbildungstabelle zum Speichern der Ressourcenüberwachungs- und -steuerungskennzeichnungen, die mit jedem Nicht-Kern-Anforderer assoziiert sind; und Kennzeichnungsschaltungen zum Empfangen einer Ressourcenanfrage, die von einem Nicht-Kern-Anforderer an einen Ressourcenanbieter gesendet wird, wobei die Kennzeichnungsschaltungen die Ressourcenanfrage als Reaktion darauf derart modifizieren, dass sie die Ressourcenüberwachungs- und Ressourcensteuerungskennzeichnungen, die mit dem Nicht-Kern-Anforderer assoziiert sind, in Übereinstimmung mit der Abbildungstabelle beinhaltet, und Senden der modifizierten Ressourcenanfrage an den Ressourcenanbieter.
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公开(公告)号：DE112011105590T5
公开(公告)日：2014-07-03
申请号：DE112011105590
申请日：2011-09-06
Applicant: INTEL CORP
Inventor： HERDRICH ANDREW J , ILLIKKAL RAMESHKUMAR G , IYER RAVISHANKAR , SRINIVASAN SADAGOPAN , MOSES JAIDEEP , MAKINENI SRIHARI
Abstract: Bei einer Ausführungsform schließt die vorliegende Erfindung ein Verfahren ein, um einen Interrupt von einem Beschleuniger zu empfangen, ein Wiederaufnahmesignal direkt an einen kleinen Kern zu senden, der auf den Interrupt anspricht, und einen Teilsatz eines Ausführungsstandes des großen Kerns an den ersten kleinen Kern bereitzustellen und zu bestimmen, ob der kleine Kern eine Anforderung behandeln kann, die mit dem Interrupt verbunden ist, und eine Operation entsprechend der Anforderung im kleinen Kern auszuführen, wenn die Bestimmung bejaht wird, und andernfalls den Ausführungsstand des großen Kerns und das Wiederaufnahmesignal an den großen Kern bereitzustellen. Weitere Ausführungsformen sind beschrieben und werden beansprucht.
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公开(公告)号：GB2507696A
公开(公告)日：2014-05-07
申请号：GB201402807
申请日：2011-09-06
Applicant: INTEL CORP
Inventor： HERDRICH ANDREW J , ILLIKKAL RAMESHKUMAR G , IYER RAVISHANKAR , SRINIVASAN SADOGOPAN , MOSES JAIDEEP , MAKINENI SRIHARI
Abstract: In one embodiment, the present invention includes a method for receiving an interrupt from an accelerator, sending a resume signal directly to a small core responsive to the interrupt and providing a subset of an execution state of the large core to the first small core, and determining whether the small core can handle a request associated with the interrupt, and performing an operation corresponding to the request in the small core if the determination is in the affirmative, and otherwise providing the large core execution state and the resume signal to the large core. Other embodiments are described and claimed.
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公开(公告)号：DE102021122233A1
公开(公告)日：2022-04-28
申请号：DE102021122233
申请日：2021-08-27
Applicant: INTEL CORP
Inventor： MAROLIA PRATIK , HERDRICH ANDREW J , SANKARAN RAJESH , PAL RAHUL , PUFFER DAVID , SUR SAYANTAN , DURG AJAYA
Abstract: Verfahren und Vorrichtungen für einen Beschleuniger-Controller-Hub (ACH). Der ACH kann eine eigenständige Komponente sein oder auf einem Die oder auf einem Package in einem Beschleuniger, z. B. einer GPU, integriert sein. Der ACH kann eine Host-Device-Link- (HDL-) Schnittstelle, eine oder mehrere Peripheral Component Interconnect Express- (PCIe-) Schnittstellen, eine oder mehrere High-Performance-Beschleuniger-Link- (HPAL-) Schnittstellen und einen Router umfassen, der wirksam mit jeder der HDL-Schnittstelle, der einen oder den mehreren PCIe-Schnittstellen und der einen oder den mehreren HPAL-Schnittstellen gekoppelt ist. Die HDL-Schnittstelle ist ausgebildet, über einen HDL-Link mit einer Host-CPU gekoppelt zu werden, und die eine oder die mehreren HPAL-Schnittstellen sind ausgebildet, mit einer oder mehreren HP ALs gekoppelt zu werden, die für den Zugriff auf High-Performance-Beschleuniger-Fabrics (HPAFs) wie beispielsweise NVlink-Fabrics und CCIX- (Cache Coherent Interconnect for Beschleunigers-) Fabrics verwendet werden. Plattformen umfassend ACHs oder Beschleuniger mit integrierten ACHs unterstützen RDMA-Übertragungen unter Verwendung von RDMA-Semantik, um Übertragungen zwischen Beschleuniger-Speicher auf Initiatoren und Zielen ohne CPU-Beteiligung zu ermöglichen.
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