公开(公告)号：WO2013057949A3

公开(公告)日：2013-10-24

申请号：PCT/JP2012006675

申请日：2012-10-18

Applicant: PANASONIC CORP

Inventor： TAKASHITA HIROMITSU ,  TAKEDA TSUYOSHI ,  KASHIHARA KEIKO ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: H01L21/56 ,  H01L21/60 ,  H01L23/485

CPC classification number: H01L21/76877 ,  H01L21/56 ,  H01L21/561 ,  H01L21/568 ,  H01L23/3114 ,  H01L23/481 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/96 ,  H01L24/97 ,  H01L2224/02311 ,  H01L2224/0236 ,  H01L2224/02379 ,  H01L2224/033 ,  H01L2224/03464 ,  H01L2224/0347 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05548 ,  H01L2224/12105 ,  H01L2224/13022 ,  H01L2224/13023 ,  H01L2224/13024 ,  H01L2224/131 ,  H01L2224/1411 ,  H01L2224/19 ,  H01L2224/2101 ,  H01L2224/2105 ,  H01L2224/96 ,  H01L2924/0001 ,  H01L2924/12042 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/18162 ,  H01L2924/3511 ,  H01L2924/014 ,  H01L2224/13099 ,  H01L2924/00012 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2924/00

Abstract: One aspect of the present invention resides in a manufacturing method for a semiconductor package, including a covering step of forming a covering insulating layer that covers the surface of a semiconductor element, a film-forming step of forming a resin film on the surface of the covering insulating layer, a circuit pattern-forming step of forming a circuit pattern portion including recesses reaching the surfaces of electrodes of the semiconductor element and a circuit groove having a desired shape and a desired depth, a catalyst-depositing step of depositing a plating catalyst or a precursor thereof on the surface of the circuit pattern portion, a film-separating step of separating the resin film from the covering insulating layer, and a plating processing step of forming a circuit electrically connected to the electrodes, by applying electroless plating to the covering insulating layer, from which the resin film is separated.

Abstract translation: 本发明的一个方面在于一种半导体封装的制造方法，包括形成覆盖半导体元件表面的覆盖绝缘层的覆盖步骤，在该表面上形成树脂膜的成膜步骤 覆盖绝缘层的电路图案形成步骤，形成包括到达半导体元件的电极表面的凹部的电路图案部分和具有期望形状和期望深度的电路槽的电路图案形成步骤，沉积镀催化剂的催化剂沉积步骤 或其前体在电路图案部分的表面上，将分离树脂膜与覆盖绝缘层分离的膜分离步骤，以及电镀处理步骤，形成电连接到电极的电路，通过将化学镀施加到 覆盖绝缘层，树脂膜从中分离。

公开(公告)号：EP2671919A4

公开(公告)日：2014-12-10

申请号：EP11866389

申请日：2011-11-28

Applicant: PANASONIC CORP

Inventor： KONNO YUKO ,  TAKASHITA HIROMITSU ,  TAKEDA TSUYOSHI ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: C08L33/02 ,  C08K5/00 ,  C09D125/08 ,  C09D133/08 ,  H05K1/03 ,  H05K3/00 ,  H05K3/10 ,  H05K3/18

CPC classification number: C08K5/3475 ,  C08K5/005 ,  C08L33/02 ,  C09D125/08 ,  C09D133/08 ,  H05K1/0353 ,  H05K3/0014 ,  H05K3/0026 ,  H05K3/0032 ,  H05K3/107 ,  H05K3/184 ,  H05K2201/0112 ,  H05K2201/0209 ,  H05K2201/0239 ,  H05K2203/0264 ,  H05K2203/0565 ,  H05K2203/0571

公开(公告)号：EP2496061A4

公开(公告)日：2014-01-08

申请号：EP10826347

申请日：2010-10-28

Applicant: PANASONIC CORP

Inventor： YOSHIOKA SHINGO ,  FUJIWARA HIROAKI ,  TAKASHITA HIROMITSU ,  TAKEDA TSUYOSHI

IPC: H01L23/498 ,  H01L21/48 ,  H05K1/11 ,  H05K3/10 ,  H05K3/18 ,  H05K3/38

CPC classification number: H05K1/111 ,  H01L21/4846 ,  H01L23/49811 ,  H01L24/16 ,  H01L24/81 ,  H01L2224/16237 ,  H01L2224/81191 ,  H01L2224/81385 ,  H01L2224/82385 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/3011 ,  H05K3/107 ,  H05K3/184 ,  H05K3/38 ,  H05K2201/0373 ,  H05K2201/0391 ,  H05K2201/09736 ,  H05K2201/2072 ,  H05K2203/0307 ,  H05K2203/0565 ,  Y02P70/611 ,  Y10T29/49155 ,  H01L2924/00

公开(公告)号：JP2012241149A

公开(公告)日：2012-12-10

申请号：JP2011114652

申请日：2011-05-23

Applicant: Panasonic Corp ,  パナソニック株式会社

Inventor： KONNO YUKO ,  TAKASHITA HIROMITSU ,  TAKEDA TAKESHI ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: C08L33/02 ,  C08K5/00 ,  H05K1/03 ,  H05K3/00 ,  H05K3/10 ,  H05K3/18

CPC classification number: C08K5/3475 ,  C08K5/005 ,  C08L33/02 ,  C09D125/08 ,  C09D133/08 ,  H05K1/0353 ,  H05K3/0014 ,  H05K3/0026 ,  H05K3/0032 ,  H05K3/107 ,  H05K3/184 ,  H05K2201/0112 ,  H05K2201/0209 ,  H05K2201/0239 ,  H05K2203/0264 ,  H05K2203/0565 ,  H05K2203/0571

Abstract: PROBLEM TO BE SOLVED: To improve productivity of a circuit board by increasing the absorptivity of laser light of a resin film, in a method for manufacturing the circuit board including a step of forming a circuit pattern by irradiating the resin film formed on an insulating substrate surface with laser light.SOLUTION: This resin composition includes: a copolymer composed of a monomer containing a monomer unit having at least one carboxyl group and a monomer capable of copolymerizing with this monomer; and an ultraviolet absorber. In the resin composition, when the absorption coefficient per unit weight of the resin film 2 is ε1 in a solution in which the resin film 2 that is created by applying resin liquid of the resin composition is dissolved by a solvent, ε1 at a wavelength of light with which the resin film 2 is irradiated is 0.01 (L/(g.cm)) or more.

Abstract translation: 解决的问题：通过提高树脂膜的激光的吸收率来提高电路板的生产率，在电路基板的制造方法中，包括通过照射形成在上面的树脂膜形成电路图案的步骤 具有激光的绝缘衬底表面。 解决方案：该树脂组合物包括：由含有至少一个羧基的单体单元和能够与该单体共聚的单体的单体组成的共聚物; 和紫外线吸收剂。 在树脂组合物中，当树脂膜2的每单位重量的吸收系数为ε1时，其中通过施加树脂组合物的树脂液体而产生的树脂膜2通过溶剂溶解，ε1波长为 树脂膜2照射的光为0.01（L /（g·cm））以上。 版权所有（C）2013，JPO＆INPIT

公开(公告)号：JP2014197569A

公开(公告)日：2014-10-16

申请号：JP2011244785

申请日：2011-11-08

Applicant: パナソニック株式会社 ,  Panasonic Corp

Inventor： TAKASHITA HIROMITSU ,  TAKEDA TAKESHI ,  KASHIWABARA KEIKO ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: H01L23/12

CPC classification number: H01L24/97 ,  H01L24/96 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2924/00012

Abstract: 【課題】半導体素子を被覆する絶縁層上への回路の形成、及び前記回路と前記半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる半導体パッケージの製造方法を提供することを目的とする。【解決手段】半導体素子11が埋設されるように被覆された被覆絶縁層13の表面上に、樹脂被膜14を形成し、その樹脂被膜14の外表面側から被覆絶縁層にレーザ加工又は機械加工することにより、半導体素子11の電極11aの表面に到達する凹部15a、及び所望の形状及び深さの回路溝15bを含む回路パターン部15を形成し、その回路パターン部15の表面及び樹脂被膜14の表面に、めっき触媒又はその前駆体16を被着させ他後に、樹脂被膜14を剥離し、無電解めっきを施すことにより、ビア17aと回路17bと同時に形成する半導体パッケージの製造方法を用いる。【選択図】図1

Abstract translation: 要解决的问题：提供一种能够在覆盖半导体器件的绝缘层上形成电路的半导体封装的制造方法，并且以高精度形成用于将电路电连接到半导体器件的电极的通孔 解决方案：使用半导体封装的制造方法，其中在涂覆有半导体器件11的涂层绝缘层13的表面上形成树脂涂膜14，具有凹部15a的电路图案部15到达 半导体器件11的电极11a的表面和具有所需形状和深度的电路沟槽15b通过对树脂涂膜14的外表面侧进行激光加工或机械加工而形成，以及 在电镀催化剂或其前体16涂覆电路图案部分15的表面和树脂涂膜14的表面之后，树脂涂膜14被剥离 并且表面被无电镀以同时形成通孔17a和电路17b。

公开(公告)号：JP2012099740A

公开(公告)日：2012-05-24

申请号：JP2010247856

申请日：2010-11-04

Applicant: Panasonic Corp ,  パナソニック株式会社

Inventor： TAKASHITA HIROMITSU ,  TAKEDA TAKESHI ,  KONNO YUKO ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: H01L25/065 ,  H01L23/12 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L24/82 ,  H01L2224/24145 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/181 ,  H01L2924/00

Abstract: PROBLEM TO BE SOLVED: To provide good rewiring that has one end connected with a chip and the other end exposed to the surface of an insulating resin covering the chip in a stack chip semiconductor device.SOLUTION: A semiconductor chip is sealed by an insulating resin so that the wiring surface of the chip is exposed, rewiring that has one end connected with the wiring surface of the semiconductor chip and the other end extending to a position on the outside of the outer edge of the semiconductor chip is formed on the wiring surface side of the semiconductor chip in a sealed body thus obtained, a plurality of sealed bodies are stacked so that the positions of the semiconductor chips overlap in the stacking direction, and then a stacked body thus obtained is cut between the position of the outer edge of the semiconductor chip and the other end of the rewiring.

Abstract translation: 要解决的问题：提供一端具有与芯片连接的良好重新布线，另一端暴露于堆叠芯片半导体器件中覆盖芯片的绝缘树脂的表面。 解决方案：半导体芯片被绝缘树脂密封，使得芯片的布线表面露出，重新布线的一端与半导体芯片的布线表面连接，另一端延伸到外部的位置 在半导体芯片的布线面侧形成有如此得到的密封体的多个密封体，使得半导体芯片的位置在层叠方向上重叠， 如此获得的层叠体在半导体芯片的外边缘的位置和再次布线的另一端之间切割。 版权所有（C）2012，JPO＆INPIT

公开(公告)号：JP2014143221A

公开(公告)日：2014-08-07

申请号：JP2011111534

申请日：2011-05-18

Applicant: Panasonic Corp ,  パナソニック株式会社

Inventor： TAKEDA TAKESHI ,  TAKASHITA HIROMITSU ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: H05K3/10 ,  H05K3/00

CPC classification number: H05K3/107 ,  H05K2203/054 ,  H05K2203/1366

Abstract: PROBLEM TO BE SOLVED: To provide a method of manufacturing an extremely reliable circuit board while reducing material loss by forming a resin film of a uniform thickness over an irregular surface of a structure by irradiating a resist formed over the surface of an insulation substrate with a laser beam to thereby form a circuit pattern.SOLUTION: A manufacturing method for a circuit board includes: a resist forming step to form a resin film over the surface of the insulation substrate; and a circuit forming step to form a circuit pattern by forming a concave portion of a depth larger than the thickness of the resin film with reference to the external surface of the resin film using a laser. The resin film is formed by means of electrostatic spray.

Abstract translation: 要解决的问题：为了提供一种制造极其可靠的电路板的方法，同时通过在绝缘基板的表面上照射形成的抗蚀剂，在绝缘基板的表面上照射形成均匀厚度的树脂膜，从而减少材料损失 激光束，从而形成电路图案。解决方案：电路板的制造方法包括：抗蚀剂形成步骤，用于在绝缘基板的表面上形成树脂膜; 以及电路形成步骤，通过使用激光器相对于树脂膜的外表面形成深度大于树脂膜的厚度的凹部来形成电路图案。 树脂膜通过静电喷涂形成。

公开(公告)号：JP2014197570A

公开(公告)日：2014-10-16

申请号：JP2011244786

申请日：2011-11-08

Applicant: パナソニック株式会社 ,  Panasonic Corp

Inventor： TAKASHITA HIROMITSU ,  TAKEDA TAKESHI ,  KASHIWABARA KEIKO ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO

IPC: H01L23/12

CPC classification number: H01L21/568 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2924/00012

Abstract: 【課題】半導体素子を被覆する絶縁層上への回路の形成、及び前記回路と前記半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる半導体パッケージの製造方法を提供することを目的とする。【解決手段】半導体素子13を埋設するように被覆し、半導体素子13の電極側の表面に、所定の形状の凸部12aを有する被覆絶縁層22の、電極13a側の表面上に、樹脂被膜17を形成し、その樹脂被膜17の外表面側から被覆絶縁層22にレーザ加工することにより、電極13aの表面に到達する凹部18a、及び凸部12a上にまで至る、所望の形状及び深さの回路溝18bを含む回路パターン部18を形成させ、その表面に、めっき触媒又はその前駆体19を被着させた後に、樹脂被膜17を剥離し、無電解めっきを施すことにより、ビア20aと回路20bと同時に形成する半導体パッケージの製造方法を用いる。【選択図】図1

Abstract translation: 要解决的问题：提供一种能够在覆盖半导体器件的绝缘层上形成电路的半导体封装的制造方法，并且以高精度形成用于将电路电连接到半导体器件的电极的通孔 解决方案：使用一种制造半导体封装的方法，其中在电极表面上形成具有预定形状的凸部12a的涂层绝缘层22的电极13a侧的表面上形成树脂涂层17 半导体器件13的一侧，以便嵌入半导体器件13，形成具有到达电极13a的表面的凹陷18a的电路图形部分18和到达凸部12的期望的形状和深度的电路沟槽18b 通过从树脂涂膜17的外表面侧对涂层绝缘层22进行激光加工，并且在镀催化剂或其前体19涂覆其surfa ce，树脂涂膜17被剥离，其表面被无电镀以同时形成通孔20a和电路20b。

公开(公告)号：JP2014197568A

公开(公告)日：2014-10-16

申请号：JP2011229496

申请日：2011-10-19

Applicant: パナソニック株式会社 ,  Panasonic Corp

Inventor： TAKEDA TAKESHI ,  TAKASHITA HIROMITSU ,  FUJIWARA HIROAKI ,  YOSHIOKA SHINGO ,  KASHIWABARA KEIKO

IPC: H01L23/12

CPC classification number: H01L24/96 ,  H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2924/18162 ,  H01L2924/00012

Abstract: 【課題】半導体素子を被覆する絶縁層上への回路の形成、及び前記回路と前記半導体素子の電極とを電気的に接続するためのビアの形成を高精度に行うことができる半導体パッケージの製造方法を提供することを目的とする。【解決手段】半導体素子14の、電極14aが形成されている面が被覆された被覆絶縁層26の表面上に、樹脂被膜18を形成し、その樹脂被膜18の外表面側から被覆絶縁層にレーザ加工又は機械加工することにより、半導体素子14の電極14aの表面に到達する凹部19a、及び所望の形状及び深さの回路溝19bを含む回路パターン部19を形成し、その回路パターン部19の表面及び樹脂被膜18の表面に、めっき触媒又はその前駆体20を被着させ他後に、樹脂被膜18を剥離し、無電解めっきを施すことにより、ビア21aと回路21bと同時に形成する半導体パッケージの製造方法を用いる。【選択図】図1

Abstract translation: 要解决的问题：提供一种能够在覆盖半导体器件的绝缘层上形成电路的半导体封装的制造方法，并且以高精度形成用于将电路电连接到半导体器件的电极的通孔 解决方案：使用半导体封装的制造方法，其中在覆盖绝缘层26的形成有半导体器件14的电极14a的表面被覆盖的表面上形成树脂涂膜18， 具有到达半导体器件14的电极14a的表面的凹部19a和具有期望的形状和深度的电路沟槽19b的电路图形部分19通过对外表面进行激光加工或机械加工来形成 并且在电镀催化剂或其前体20涂覆电路图案部分19的表面和树脂涂层的表面之后 如图18所示，树脂涂膜18被剥离，并且表面被无电镀以同时形成通孔21a和电路21b。