公开(公告)号：SG11202000385TA

公开(公告)日：2020-03-30

申请号：SG11202000385T

申请日：2018-06-28

Applicant: QUALCOMM INC

Inventor： SUH JUNGWON ,  ARTIERI ALAIN ,  CHUN DEXTER TAMIO ,  SRIRAMAGIRI DEEPTI VIJAYALAKSHMI

IPC: G06F11/10

Abstract: Errors can be introduced when data is transferred over a link between two entities such as between a host and a memory. Link error protection schemes can be implemented to detect and correct errors that occur on the link to enhance transmission reliability. However, these benefits are not without costs since such protection schemes increase both latency and power consumption. In one or more aspects, it is proposed to dynamically adjust the level of link error protection applied to match any change in the operating environment. For example, likelihood of link errors strongly correlates with the link speed. If the link speed is increased, a greater level of link error protection can be applied to counteract the increase in the link errors. If the link speed is decreased, the level of protection can be decreased so that latency and power consumption penalties can be minimized.

公开(公告)号：SG11201912352RA

公开(公告)日：2020-02-27

申请号：SG11201912352R

申请日：2018-05-25

Applicant: QUALCOMM INC

Inventor： SUH JUNGWON ,  LI YANRU ,  LO MICHAEL HAWJING ,  CHUN DEXTER TAMIO

IPC: G11C11/406 ,  G11C7/10 ,  G11C8/12

Abstract: In a conventional memory subsystem, a memory controller issues explicit refresh commands to a DRAM memory device to maintain integrity of the data stored in the memory device when the memory device is in an auto-refresh mode. A significant amount of power may be consumed to carry out the refresh. To address this and other issues, it is proposed to allow a partial refresh in the auto-refresh mode in which the refreshing operation may be skipped for a subset of the memory cells. Through such selective refresh skipping, the power consumed for auto-refreshes may be reduced. Operating system kernels and memory drivers may be configured to determine areas of memory for which the refreshing operation can be skipped.

公开(公告)号：ES2895367T3

公开(公告)日：2022-02-21

申请号：ES18749640

申请日：2018-06-28

Applicant: QUALCOMM INC

Inventor： SUH JUNGWON ,  ARTIERI ALAIN ,  CHUN DEXTER TAMIO ,  SRIRAMAGIRI DEEPTI VIJAYALAKSHMI

IPC: G06F11/10

Abstract: Un aparato (100), que comprende: un dispositivo de memoria (150) configurado para comunicarse con un anfitrión (110) a través de un enlace (190), en el que el dispositivo de memoria comprende: una pluralidad de celdas de memoria (170); y una interfaz de enlace de memoria (160) configurada para recibir un comando de LECTURA del anfitrión a través del enlace, recuperar los DATOS DE LECTURA de la pluralidad de celdas de memoria y proporcionar DATOS DE LECTURA al anfitrión a través del enlace de acuerdo con un modo de protección de enlace aplicado en respuesta al comando de LECTURA, o recibir un comando de ESCRITURA del anfitrión a través del enlace, recibir los DATOS DE ESCRITURA del anfitrión a través del enlace y almacenar los DATOS DE ESCRITURA en la pluralidad de celdas de memoria de acuerdo con el modo de protección de enlace aplicado en respuesta al comando de ESCRITURA, y en el que el dispositivo de memoria se configura para implementar una pluralidad de modos de protección de enlaces que incluyen un primer modo de protección de enlace y un segundo modo de protección de enlace, en el que los modos de protección de enlaces se aplican para proteger en diferentes niveles de protección los DATOS DE LECTURA o los DATOS DE ESCRITURA transmitidos a través del enlace de errores, y en el que el aparato se caracteriza porque el dispositivo de memoria se configura para cambiar de aplicar el primer modo de protección de enlace a aplicar el segundo modo de protección de enlace en respuesta a una notificación de cambio de modo de protección de enlace recibida del anfitrión, en el que la notificación de cambio de modo de protección de enlace recibida del anfitrión es una notificación de cambio de velocidad de enlace.

公开(公告)号：ES2967120T3

公开(公告)日：2024-04-26

申请号：ES20715575

申请日：2020-02-28

Applicant: QUALCOMM INC

Inventor： SUH JUNGWON ,  CHUN DEXTER TAMIO ,  LO MICHAEL HAWJING ,  THOZIYOOR SHYAMKUMAR ,  KUMAR RAVINDRA

IPC: G06F1/3234 ,  G06F1/3237 ,  G06F13/16 ,  G11C7/10 ,  G11C7/22 ,  G11C11/4074 ,  G11C11/4076 ,  G11C11/4093 ,  G11C29/02 ,  G11C29/14 ,  G11C29/50 ,  G11C29/52

Abstract: Se presentan métodos y aparatos para mejorar el reloj de datos para reducir el consumo de energía. El aparato incluye una memoria configurada para recibir un reloj de datos desde un host a través de un enlace y para sincronizar el reloj de datos con el host. La memoria incluye un búfer de árbol de reloj configurado para alternar según el reloj de datos para capturar datos de escritura o para generar datos de lectura y un decodificador de comandos configurado para detectar un comando de suspensión del reloj de datos mientras el reloj de datos está sincronizado entre el host y la memoria. El búfer del árbol de reloj está configurado para deshabilitar la conmutación según el reloj de datos en respuesta a que el decodificador de comandos detecte el comando de suspensión del reloj de datos. el host incluye un controlador de memoria configurado para proporcionar un comando de suspensión del reloj de datos a la memoria a través del enlace mientras el reloj de datos está sincronizado entre el host y la memoria. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：BRPI0416892A

公开(公告)日：2007-03-06

申请号：BRPI0416892

申请日：2004-11-24

Applicant: QUALCOMM INC

Inventor： PATEL JAGRUT V ,  CHUN DEXTER TAMIO ,  BULLARD GREGORY ,  SANKURATRI RAGHU ,  PRABHAKARAN RAJEEV ,  KAPOOR SANAT

IPC: G01R35/00 ,  G06F1/14

Abstract: Systems and techniques are disclosed relating to calibrating an integrated circuit to an electronic component. The systems and techniques include an integrated circuit configured to generate a system clock and an external clock having a programmable delay from the system clock. The integrated circuit may also be configured to provide the external clock to the electronic component to support communications therewith, communicate with the electronic component, and calibrate the external clock delay as a function of the communications.

公开(公告)号：MX2007006033A

公开(公告)日：2007-07-20

申请号：MX2007006033

申请日：2005-11-16

Applicant: QUALCOMM INC

Inventor： CHUN DEXTER TAMIO ,  PATIL AJIT ,  HUANG IAN ,  CHAN JASON ,  GOLD TIMOTHY

IPC: G11C7/00

Abstract: Se describen tecnicas para tener acceso de manera rapida y confiable a un dispositivo de memoria (por ejemplo, una memoria rapida NAND) con temporizador de interfaz adaptiva; para el acceso de memoria con temporizador de interfaz adaptiva, la memoria rapida NAND es accesada a una velocidad de acceso de memoria inicial, la cual puede ser la velocidad pronosticada para lograr el acceso de memoria confiable; la codificacion de correccion de error (ECC), la cual a menudo se emplea para memoria rapida NAND, es entonces utilizada par asegurar el acceso confiable de la memoria rapida NAND; para una operacion de lectura, una pagina de datos se lee a la vez de la memoria rapida NAND, y la ECC determina si la lectura de la pagina de la memoria rapida NAND contiene errores; si se encuentran errores, entonces se selecciona una velocidad de acceso de memoria mas baja, y la pagina con error es leida nuevamente de la memoria rapida NAND a la nueva velocidad; las tecnicas se pueden utilizar para escribir datos en la memoria rapida NAND.

公开(公告)号：CA3013090A1

公开(公告)日：2017-09-08

申请号：CA3013090

申请日：2017-03-03

Applicant: QUALCOMM INC

Inventor： SUH JUNGWON ,  CHUN DEXTER TAMIO ,  LO MICHAEL HAWJING

IPC: G06F13/16 ,  G06F1/32

Abstract: Power saving techniques for memory systems are disclosed. In particular, exemplary aspects of the present disclosure contemplate taking advantage of patterns that may exist within memory elements and eliminating duplicative data transfers. Specifically, if data is repetitive, instead of sending the same data repeatedly, the data may be sent only a single time with instructions that cause the data to be replicated at a receiving end to restore the data to its original repeated state. By reducing the amount of data that is transferred between a host and a memory element, power consumption is reduced.

公开(公告)号：CA2964303A1

公开(公告)日：2016-06-09

申请号：CA2964303

申请日：2015-11-20

Applicant: QUALCOMM INC

Inventor： MOLLOY STEPHEN ARTHUR ,  CHUN DEXTER TAMIO

IPC: G06F12/08

Abstract: Systems, methods, and computer programs are disclosed for allocating memory in a portable computing device having a non-uniform memory architecture. One embodiment of a method comprises: receiving from a process executing on a first system on chip (SoC) a request for a virtual memory page, the first SoC electrically coupled to a second SoC via an interchip interface, the first SoC electrically coupled to a first local volatile memory device via a first high-performance bus and the second SoC electrically coupled to a second local volatile memory device via a second high-performance bus; determining whether a number of available physical pages on the first and second local volatile memory devices exceeds a minimum threshold for initiating replication of memory data between the first and second local volatile memory devices; and if the minimum threshold is exceeded, allocating a first physical address on the first local volatile memory device and a second physical address on the second local volatile memory device to a single virtual page address.

公开(公告)号：CA2932653A1

公开(公告)日：2015-07-16

申请号：CA2932653

申请日：2015-01-08

Applicant: QUALCOMM INC

Inventor： WEST DAVID IAN ,  BRUNOLLI MICHAEL JOSEPH ,  CHUN DEXTER TAMIO ,  SRINIVAS VAISHNAV

IPC: G06F11/10 ,  G06F12/00

Abstract: Dynamic random access memory (DRAM) backchannel communication systems and methods are disclosed. In one aspect, a backchannel communication system allows a DRAM to communicate error correction information and refresh alert information to a System on a Chip (SoC), applications processor (AP), or other memory controller.

公开(公告)号：WO2006055717A3

公开(公告)日：2006-09-14

申请号：PCT/US2005041692

申请日：2005-11-16

Applicant: QUALCOMM INC ,  CHUN DEXTER TAMIO ,  PATIL AJIT ,  HUANG IAN ,  CHAN JASON ,  GOLD TIMOTHY

Inventor： CHUN DEXTER TAMIO ,  PATIL AJIT ,  HUANG IAN ,  CHAN JASON ,  GOLD TIMOTHY

IPC: G11C7/10

CPC classification number: G11C29/028 ,  G06F9/4403 ,  G06F9/44505 ,  G06F11/1068 ,  G11C7/1006 ,  G11C7/1045 ,  G11C7/22 ,  G11C16/04 ,  G11C16/0483 ,  G11C16/26 ,  G11C16/32 ,  G11C29/42 ,  G11C29/50 ,  G11C29/50012 ,  G11C2216/14

Abstract: Techniques for quickly and reliably accessing a memory device (e.g., a NAND Flash memory) with adaptive interface timing are described. For memory access with adaptive interface timing, the NAND Flash memory is accessed at an initial memory access rate, which may be the rate predicted to achieve reliable memory access. Error correction coding (ECC), which is often employed for NAND Flash memory, is then used to ensure reliable access of the NAND Flash. For a read operation, one page of data is read at a time from the NAND Flash memory, and the ECC determines whether the page read from the NAND Flash memory contains any errors. If errors are encountered, then a slower memory access rate is selected, and the page with error is read again from the NAND Flash memory at the new rate. The techniques may be used to write data to the NAND Flash memory.

Abstract translation: 描述了用于快速且可靠地访问具有自适应接口定时的存储器设备（例如，NAND闪存）的技术。 对于具有自适应接口时序的存储器访问，以初始存储器访问速率访问NAND闪存，该速率可能是预期实现可靠存储器访问的速率。 随后使用通常用于NAND闪存的纠错编码（ECC）来确保NAND闪存的可靠访问。 对于读取操作，每次从NAND闪存读取一页数据，并且ECC确定从NAND闪存读取的页面是否包含任何错误。 如果遇到错误，则选择较慢的存储器访问速率，然后以新速率从NAND闪存重新读取出现错误的页面。 这些技术可用于将数据写入NAND闪存。