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    비대칭 단자들을 갖는 캐패시터 구조
    1.
    发明公开
    비대칭 단자들을 갖는 캐패시터 구조 审中-公开
    具有不对称端子的电容器结构

    公开(公告)号：KR20180017012A

    公开(公告)日：2018-02-20

    申请号：KR20177035059

    申请日：2016-05-18

    Applicant: QUALCOMM INC

    Inventor： SONG YOUNG KYU ,  WE HONG BOK ,  HWANG KYU PYUNG

    IPC: H01G4/232 ,  H01G2/06 ,  H01G4/012 ,  H01G4/12 ,  H01G4/30

    CPC classification number: H01G4/228 ,  H01G2/065 ,  H01G4/012 ,  H01G4/12 ,  H01G4/232 ,  H01G4/30

    Abstract: 수동이산디바이스(400)는제1 비대칭단자(410A) 및제2 비대칭단자(410B)를포함한다. 수동이산디바이스(400)는제1 비대칭단자(410A)의제1측및 제2 측에전기적으로커플링되도록확장된제1 내부전극들(420A)을더 포함한다. 수동이산디바이스(400)는또한제2 비대칭단자(420B)의제1 측및 제2 측에전기적으로커플링되도록확장된제2 내부전극들(420B)을포함한다.

    Abstract translation: 无源分立器件400包括第一不对称端子410A和第二不对称端子410B。 无源分立器件400包括延伸以电耦合到第一不对称端子410A的第一侧和第二侧的第一内部电极420A。 无源分立器件400还包括延伸以电耦合到第二不对称端子420B的第一侧和第二侧的第二内部电极420B。

    반도체 디바이스 내의 인덕터 구조
    3.
    发明公开
    반도체 디바이스 내의 인덕터 구조 审中-公开
    半导体器件中的电感器结构

    公开(公告)号：KR20180020160A

    公开(公告)日：2018-02-27

    申请号：KR20177036627

    申请日：2016-06-06

    Applicant: QUALCOMM INC

    Inventor： JOW UEI MING ,  SONG YOUNG KYU ,  LEE JONG HOON ,  YOON JUNG HO ,  CHOI SANGJO ,  ZHANG XIAONAN

    IPC: H01F17/00 ,  H01F27/28 ,  H01F41/04

    CPC classification number: H01F27/2804 ,  H01F17/0006 ,  H01F17/0013 ,  H01F41/041 ,  H01F2027/2809

    Abstract: 인덕터구조는제1 인덕터층에대응하는제1 세트의트레이스들, 제2 인덕터층에대응하는제2 세트의트레이스들, 및제1 층과제2 층사이에포지셔닝되는제3 인덕터층에대응하는제3 세트의트레이스들을포함한다. 제1 세트의트레이스들은제1 트레이스및 제1 트레이스와평행한제2 트레이스를포함한다. 제1 트레이스의치수는제2 트레이스의대응하는치수와상이하다. 제2 세트의트레이스들은제1 세트의트레이스들에커플링된다. 제2 세트의트레이스들은, 제1 트레이스및 제2 트레이스에커플링된제3 트레이스를포함한다. 제3 세트의트레이스들은제1 세트의트레이스들에커플링된다.

    Abstract translation: 电感器结构包括对应于第一电感器层的第一组迹线，对应于第二电感器层的第二组迹线以及对应于第三电感器层的第三组迹线 一整套的痕迹。 第一组迹线包括平行于第一迹线的第一迹线和第二迹线。 第一条曲线的尺寸与第二条曲线的相应尺寸不同。 第二组迹线被耦合到第一组迹线。 第二组迹线包括耦合到第二迹线的第一迹线和第三迹线。 第三组迹线被耦合到第一组迹线。

    FLIP-CHIP EMPLOYING INTEGRATED CAVITY FILTER, AND RELATED COMPONENTS, SYSTEMS, AND METHODS
    4.
    发明专利
    FLIP-CHIP EMPLOYING INTEGRATED CAVITY FILTER, AND RELATED COMPONENTS, SYSTEMS, AND METHODS 未知

    公开(公告)号：CA2993991A1

    公开(公告)日：2017-03-23

    申请号：CA2993991

    申请日：2016-08-30

    Applicant: QUALCOMM INC

    Inventor： LEE JOHN JONG HOON ,  SONG YOUNG KYU ,  JOW UEI MING ,  CHOI SANGJO ,  ZHANG XIAONAN

    IPC: H01P7/06

    Abstract: A flip-chip employing an integrated cavity filter is disclosed comprising an integrated circuit (IC) chip comprising a semiconductor die and a plurality of conductive bumps. The plurality of conductive bumps is interconnected to at least one metal layer of the semiconductor die to provide a conductive "fence" that defines an interior resonator cavity for providing an integrated cavity filter in the flip-chip. The interior resonator cavity is configured to receive an input RF signal from an input transmission line through an input signal transmission aperture provided in an internal layer in the semiconductor die. The interior resonator cavity resonates the input RF signal to generate the output RF signal comprising a filtered RF signal of the input RF signal, and couples the output RF signal on an output signal transmission line in the flip-chip through an output transmission aperture provided in the aperture layer.

    Sustrato que comprende pilas de interconexiones, interconexión sobre la capa protectora contra soldadura e interconexión sobre la porción lateral del sustrato
    5.
    发明专利
    Sustrato que comprende pilas de interconexiones, interconexión sobre la capa protectora contra soldadura e interconexión sobre la porción lateral del sustrato 未知

    公开(公告)号：ES2877771T3

    公开(公告)日：2021-11-17

    申请号：ES16708549

    申请日：2016-02-17

    Applicant: QUALCOMM INC

    Inventor： JOW UEI-MING ,  SONG YOUNG KYU ,  LEE JONG-HOON ,  ZHANG XIAONAN ,  VELEZ MARIO FRANCISCO

    IPC: H01L23/498

    Abstract: Un envase que comprende: un molde (304); y un sustrato del envase (302) acoplado al molde, el sustrato del envase que comprende: al menos una capa dieléctrica (320, 322, 324); una primera pila de primeras interconexiones (380) en al menos una capa dieléctrica, la primera pila de primeras interconexiones se configura para proporcionar una primera trayectoria eléctrica para una primera señal de referencia sin conexión a tierra, en la que la primera pila de primeras interconexiones se ubica a lo largo de al menos un lateral del sustrato del envase; una segunda pila de primeras interconexiones (390) en al menos una capa dieléctrica, la segunda pila de primeras interconexiones se configura para proporcionar otra trayectoria eléctrica para una segunda señal de referencia sin conexión a tierra, en la que la segunda pila de primeras interconexiones se ubica a lo largo de al menos un lateral del sustrato del envase; una interconexión lateral (352) que se forma sobre al menos una porción lateral exterior de al menos una capa dieléctrica, en la que la interconexión lateral se configura para proporcionar una segunda trayectoria eléctrica para una señal de referencia de conexión a tierra, en el que la interconexión lateral se configura para aislar al menos parcialmente la primera señal de referencia sin conexión a tierra que pasa a través de la primera pila de primeras interconexiones, de la segunda señal de referencia sin conexión a tierra que pasa a través de la segunda pila de primeras interconexiones, en el que el sustrato del envase incluye un conjunto de almohadillas (334) sobre un lateral de la placa de circuito impreso (PCB) del sustrato del envase, en el que una mayoría de las almohadillas del conjunto de almohadillas se configuran para proporcionar una pluralidad de trayectorias eléctricas para al menos una señal de referencia sin conexión a tierra, el conjunto de almohadillas incluye todas las almohadillas que se ubican sobre el lateral de la PCB del sustrato del envase; y/o en el que el sustrato del envase incluye un conjunto de almohadillas (332) sobre un lateral del molde del sustrato del envase, en el que una mayoría de las almohadillas del conjunto de almohadillas se configuran para proporcionar una pluralidad de trayectorias eléctricas para al menos una señal de referencia sin conexión a tierra, el conjunto de almohadillas incluye todas las almohadillas que se ubican sobre el lateral del molde del sustrato del envase.

    Condensador de sustrato de encapsulado incrustado
    8.
    发明专利
    Condensador de sustrato de encapsulado incrustado 未知

    公开(公告)号：ES2791881T3

    公开(公告)日：2020-11-06

    申请号：ES15725963

    申请日：2015-05-18

    Applicant: QUALCOMM INC

    Inventor： WE HONG BOK ,  HWANG KYU-PYUNG ,  SONG YOUNG KYU ,  KIM DONG WOOK

    IPC: H01L23/498 ,  H01L23/50

    Abstract: Un sustrato de encapsulado (200), que comprende: un sustrato (202) que comprende un primer lado; un condensador (250) incrustado en el sustrato, donde el condensador comprende un primer electrodo (252) y un segundo electrodo (254); una primera placa metálica (224) que se extiende lateralmente en el sustrato, en donde la primera placa metálica está dispuesta directamente sobre el primer electrodo del condensador y se extiende lateralmente desde un primer lado del primer electrodo; y una pluralidad de vías (266), que incluyen una primera vía, que se extiende perpendicularmente hacia la primera placa metálica y se conecta a la primera placa metálica desde el primer lado del sustrato.

    Integrated device comprising coaxial interconnect
    9.
    发明专利
    Integrated device comprising coaxial interconnect 未知

    公开(公告)号：AU2015287804A1

    公开(公告)日：2017-01-05

    申请号：AU2015287804

    申请日：2015-07-09

    Applicant: QUALCOMM INC

    Inventor： KIM DONG WOOK ,  SONG YOUNG KYU ,  HWANG KYU-PYUNG ,  WE HONG BOK

    IPC: H01L23/498 ,  H01L21/48

    Abstract: Some novel features pertain to an integrated device that includes a substrate, a first interconnect coupled to the substrate, and a second interconnect surrounding the first interconnect. The second interconnect may be configured to provide an electrical connection to ground. In some implementations, the second interconnect includes a plate. In some implementations, the integrated device also includes a dielectric material between the first interconnect and the second interconnect. In some implementations, the integrated device also includes a mold surrounding the second interconnect. In some implementations, the first interconnect is configured to conduct a power signal in a first direction. In some implementations, the second interconnect is configured to conduct a grounding signal in a second direction. In some implementations, the second direction is different from the first direction. In some implementations, the integrated device may be a package-on-package (PoP) device.

    Integrated device comprising coaxial interconnect
    10.
    发明专利
    Integrated device comprising coaxial interconnect 未知

    公开(公告)号：AU2015287804B2

    公开(公告)日：2020-02-27

    申请号：AU2015287804

    申请日：2015-07-09

    Applicant: QUALCOMM INC

    Inventor： KIM DONG WOOK ,  SONG YOUNG KYU ,  HWANG KYU-PYUNG ,  WE HONG BOK

    IPC: H01L23/498 ,  H01L21/48

    Abstract: Some novel features pertain to an integrated device that includes a substrate, a first interconnect coupled to the substrate, and a second interconnect surrounding the first interconnect. The second interconnect may be configured to provide an electrical connection to ground. In some implementations, the second interconnect includes a plate. In some implementations, the integrated device also includes a dielectric material between the first interconnect and the second interconnect. In some implementations, the integrated device also includes a mold surrounding the second interconnect. In some implementations, the first interconnect is configured to conduct a power signal in a first direction. In some implementations, the second interconnect is configured to conduct a grounding signal in a second direction. In some implementations, the second direction is different from the first direction. In some implementations, the integrated device may be a package-on-package (PoP) device.

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