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    반도체 디바이스 내의 인덕터 구조
    2.
    发明公开
    반도체 디바이스 내의 인덕터 구조 审中-公开
    半导体器件中的电感器结构

    公开(公告)号：KR20180020160A

    公开(公告)日：2018-02-27

    申请号：KR20177036627

    申请日：2016-06-06

    Applicant: QUALCOMM INC

    Inventor： JOW UEI MING ,  SONG YOUNG KYU ,  LEE JONG HOON ,  YOON JUNG HO ,  CHOI SANGJO ,  ZHANG XIAONAN

    IPC: H01F17/00 ,  H01F27/28 ,  H01F41/04

    CPC classification number: H01F27/2804 ,  H01F17/0006 ,  H01F17/0013 ,  H01F41/041 ,  H01F2027/2809

    Abstract: 인덕터구조는제1 인덕터층에대응하는제1 세트의트레이스들, 제2 인덕터층에대응하는제2 세트의트레이스들, 및제1 층과제2 층사이에포지셔닝되는제3 인덕터층에대응하는제3 세트의트레이스들을포함한다. 제1 세트의트레이스들은제1 트레이스및 제1 트레이스와평행한제2 트레이스를포함한다. 제1 트레이스의치수는제2 트레이스의대응하는치수와상이하다. 제2 세트의트레이스들은제1 세트의트레이스들에커플링된다. 제2 세트의트레이스들은, 제1 트레이스및 제2 트레이스에커플링된제3 트레이스를포함한다. 제3 세트의트레이스들은제1 세트의트레이스들에커플링된다.

    Abstract translation: 电感器结构包括对应于第一电感器层的第一组迹线，对应于第二电感器层的第二组迹线以及对应于第三电感器层的第三组迹线 一整套的痕迹。 第一组迹线包括平行于第一迹线的第一迹线和第二迹线。 第一条曲线的尺寸与第二条曲线的相应尺寸不同。 第二组迹线被耦合到第一组迹线。 第二组迹线包括耦合到第二迹线的第一迹线和第三迹线。 第三组迹线被耦合到第一组迹线。

    FLIP-CHIP EMPLOYING INTEGRATED CAVITY FILTER, AND RELATED COMPONENTS, SYSTEMS, AND METHODS
    3.
    发明专利
    FLIP-CHIP EMPLOYING INTEGRATED CAVITY FILTER, AND RELATED COMPONENTS, SYSTEMS, AND METHODS 未知

    公开(公告)号：CA2993991A1

    公开(公告)日：2017-03-23

    申请号：CA2993991

    申请日：2016-08-30

    Applicant: QUALCOMM INC

    Inventor： LEE JOHN JONG HOON ,  SONG YOUNG KYU ,  JOW UEI MING ,  CHOI SANGJO ,  ZHANG XIAONAN

    IPC: H01P7/06

    Abstract: A flip-chip employing an integrated cavity filter is disclosed comprising an integrated circuit (IC) chip comprising a semiconductor die and a plurality of conductive bumps. The plurality of conductive bumps is interconnected to at least one metal layer of the semiconductor die to provide a conductive "fence" that defines an interior resonator cavity for providing an integrated cavity filter in the flip-chip. The interior resonator cavity is configured to receive an input RF signal from an input transmission line through an input signal transmission aperture provided in an internal layer in the semiconductor die. The interior resonator cavity resonates the input RF signal to generate the output RF signal comprising a filtered RF signal of the input RF signal, and couples the output RF signal on an output signal transmission line in the flip-chip through an output transmission aperture provided in the aperture layer.

    Land grid based multi size pad package
    5.
    发明专利
    Land grid based multi size pad package 未知

    公开(公告)号：AU2017316274A1

    公开(公告)日：2019-01-31

    申请号：AU2017316274

    申请日：2017-07-25

    Applicant: QUALCOMM INC

    Inventor： KAKADE MANOJ ,  XU HAIYONG ,  ZANG RUEY KAE ,  LI YUE ,  ZHANG XIAONAN ,  HAU-RIEGE CHRISTINE

    IPC: H01L21/60

    Abstract: The present disclosure provides packages and methods for fabricating packages. A package (701) may comprise a wafer-level package (WLP) layer comprising first and second WLP contacts and first and second conductive pillars disposed on the first and second WLP contacts. Each conductive pillar comprises a surface opposite the WLP contact that forms an array pad (750-759). The array pads have different sizes. The package further comprises a mold (740) over the WLP layer and at least partially surrounding the conductive pillars, wherein the mold compound and the first array pads form a substantially planar LGA contact surface that is configured to couple the package to a land grid array.

    Sustrato que comprende pilas de interconexiones, interconexión sobre la capa protectora contra soldadura e interconexión sobre la porción lateral del sustrato
    6.
    发明专利
    Sustrato que comprende pilas de interconexiones, interconexión sobre la capa protectora contra soldadura e interconexión sobre la porción lateral del sustrato 未知

    公开(公告)号：ES2877771T3

    公开(公告)日：2021-11-17

    申请号：ES16708549

    申请日：2016-02-17

    Applicant: QUALCOMM INC

    Inventor： JOW UEI-MING ,  SONG YOUNG KYU ,  LEE JONG-HOON ,  ZHANG XIAONAN ,  VELEZ MARIO FRANCISCO

    IPC: H01L23/498

    Abstract: Un envase que comprende: un molde (304); y un sustrato del envase (302) acoplado al molde, el sustrato del envase que comprende: al menos una capa dieléctrica (320, 322, 324); una primera pila de primeras interconexiones (380) en al menos una capa dieléctrica, la primera pila de primeras interconexiones se configura para proporcionar una primera trayectoria eléctrica para una primera señal de referencia sin conexión a tierra, en la que la primera pila de primeras interconexiones se ubica a lo largo de al menos un lateral del sustrato del envase; una segunda pila de primeras interconexiones (390) en al menos una capa dieléctrica, la segunda pila de primeras interconexiones se configura para proporcionar otra trayectoria eléctrica para una segunda señal de referencia sin conexión a tierra, en la que la segunda pila de primeras interconexiones se ubica a lo largo de al menos un lateral del sustrato del envase; una interconexión lateral (352) que se forma sobre al menos una porción lateral exterior de al menos una capa dieléctrica, en la que la interconexión lateral se configura para proporcionar una segunda trayectoria eléctrica para una señal de referencia de conexión a tierra, en el que la interconexión lateral se configura para aislar al menos parcialmente la primera señal de referencia sin conexión a tierra que pasa a través de la primera pila de primeras interconexiones, de la segunda señal de referencia sin conexión a tierra que pasa a través de la segunda pila de primeras interconexiones, en el que el sustrato del envase incluye un conjunto de almohadillas (334) sobre un lateral de la placa de circuito impreso (PCB) del sustrato del envase, en el que una mayoría de las almohadillas del conjunto de almohadillas se configuran para proporcionar una pluralidad de trayectorias eléctricas para al menos una señal de referencia sin conexión a tierra, el conjunto de almohadillas incluye todas las almohadillas que se ubican sobre el lateral de la PCB del sustrato del envase; y/o en el que el sustrato del envase incluye un conjunto de almohadillas (332) sobre un lateral del molde del sustrato del envase, en el que una mayoría de las almohadillas del conjunto de almohadillas se configuran para proporcionar una pluralidad de trayectorias eléctricas para al menos una señal de referencia sin conexión a tierra, el conjunto de almohadillas incluye todas las almohadillas que se ubican sobre el lateral del molde del sustrato del envase.

    Flip chip que emplea un filtro de cavidad integrado y componentes, sistemas y procedimientos relacionados
    7.
    发明专利
    Flip chip que emplea un filtro de cavidad integrado y componentes, sistemas y procedimientos relacionados 未知

    公开(公告)号：ES2763034T3

    公开(公告)日：2020-05-26

    申请号：ES16763161

    申请日：2016-08-30

    Applicant: QUALCOMM INC

    Inventor： LEE JOHN ,  SONG YOUNG ,  JOW UEI-MING ,  CHOI SANGJO ,  ZHANG XIAONAN

    IPC: H01L23/552 ,  H01P7/06

    Abstract: Un circuito integrado, CI, de flip chip que comprende: un troquel semiconductor (5 14), que comprende: al menos una capa semiconductora (22); una pluralidad de capas metálicas (24) para proporcionar interconexiones a la al menos una capa semiconductora; una capa de apertura (26) que comprende una apertura de transmisión de señal de entrada (30) configurada para pasar una señal de entrada de radiofrecuencia (RF) (38) a través de la misma, y una apertura de transmisión de señal de salida (32) configurada para pasar una señal de RF de salida (42)) a través de la misma; y al menos una capa de interconexión posterior de final de línea (28) dispuesta entre la al menos una capa semiconductora y la capa de apertura, la al menos una capa de interconexión posterior de final de línea, que comprende: una línea de transmisión de entrada (36) configurada para transmitir la señal de RF de entrada a través de la apertura de transmisión de señal de entrada; y una línea de transmisión de salida (40) configurada para recibir la señal de RF de salida a través de la apertura de transmisión de señal de salida; y una pluralidad de protuberancias conductoras (16) interconectadas a al menos una de entre la pluralidad de capas metálicas (24), la pluralidad de protuberancias conductoras y la capa de apertura que definen una cavidad interior del resonador (34); la cavidad del resonador interior configurada para recibir la señal de RF de entrada desde la línea de transmisión de entrada a través de la apertura de transmisión de señal de entrada, hacer resonar la señal de RF de entrada para generar la señal de RF de salida que comprende una señal de RF filtrada de la señal de RF de entrada y acoplar la señal de RF de salida en la línea de transmisión de salida a través de la apertura de transmisión de señal de salida.

    LAND GRID BASED MULTI SIZE PAD PACKAGE
    8.
    发明专利
    LAND GRID BASED MULTI SIZE PAD PACKAGE 未知

    公开(公告)号：SG11201900340QA

    公开(公告)日：2019-03-28

    申请号：SG11201900340Q

    申请日：2017-07-25

    Applicant: QUALCOMM INC

    Inventor： KAKADE MANOJ ,  XU HAIYONG ,  ZANG RUEY KAE ,  LI YUE ,  ZHANG XIAONAN ,  HAU-RIEGE CHRISTINE

    IPC: H01L21/60

    Abstract: The present disclosure provides packages and methods for fabricating packages. A package may comprise a wafer-level package (WLP) layer comprising a WLP contact and a component within the WLP layer associated with a component depth. A conductive pillar is disposed on the WLP contact and comprises an opposite surface that forms an array pad. The package further comprises a mold over the WLP layer and at least partially surrounding the conductive pillar, wherein the mold compound and the array pad form a substantially planar land grid array (LGA) contact surface that is configured to couple the package to a land grid array. The LGA contact surface has a height that is equal to a selected LGA component height, and the selected LGA component height is equal to a difference between a keepout distance associated with a characteristic of the component within the WLP layer and the component depth.

    Dispositivo semicondutor e método de fornecimento de um indutor no mesmo
    9.
    发明专利
    Dispositivo semicondutor e método de fornecimento de um indutor no mesmo 未知

    公开(公告)号：BR112015020828B1

    公开(公告)日：2022-02-08

    申请号：BR112015020828

    申请日：2014-02-21

    Applicant: QUALCOMM INC

    Inventor： HADJICHRISTOS ARISTOTELE ,  NEJATI BABAK ,  RYAN D LANE ,  CHEN XIAOMING ,  ZHANG XIAONAN ,  YOUNG K SONG ,  PARK YUNSEO

    IPC: H01L23/64 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/11

    Abstract: indutor de fator de alta qualidade implementado em empacotamento de nível de wafer (wlp). algumas características de novidade pertencem a um primeiro exemplo que fornece um dispositivo semicondutor que inclui um painel de circuito impresso (pcb), esferas de solda e uma matriz. o pcb inclui uma primeira camada metálica. o conjunto de esferas de solda é acoplado ao pcb. a matriz é acoplada a uma segunda camada metálica e a uma terceira camada metálica. a primeira camada metálica do pcb, o conjunto de esferas de solda, as segunda e terceira camadas metálicas da matriz são configurados para operar como um indutor no dispositivo semicondutor. em algumas implementações, a matriz inclui adicionalmente uma camada de passivação. a camada de passivação é posicionada entre a segunda camada metálica e a terceira camada metálica. em algumas implementações, a segunda camada metálica é posicionada entre a camada de passivação e o conjunto de esferas de solda.

    Inductor con factor de alta calidad implementado en empaquetado a nivel de oblea (WLP)
    10.
    发明专利
    Inductor con factor de alta calidad implementado en empaquetado a nivel de oblea (WLP) 未知

    公开(公告)号：ES2864881T3

    公开(公告)日：2021-10-14

    申请号：ES14709823

    申请日：2014-02-21

    Applicant: QUALCOMM INC

    Inventor： SONG YOUNG ,  PARK YUNSEO ,  ZHANG XIAONAN ,  LANE RYAN ,  NEJATI BABAK ,  HADJICHRISTOS ARISTOTELE ,  CHEN XIAOMING

    IPC: H01L23/64 ,  H01L23/00 ,  H01L23/522 ,  H01L25/065 ,  H01L25/07 ,  H01L25/11

    Abstract: Un dispositivo semiconductor que comprende: una placa de circuito impreso, PCB (202) que comprende una primera capa metálica (202a, 310); un conjunto de bolas de soldadura (204, 308) acopladas a la PCB; y Un chip (200) acoplado a la PCB a través del conjunto de bolas de soldadura (204, 308), comprendiendo el chip una segunda capa metálica (218, 304) y una tercera capa metálica (210, 302) y un conjunto de vías (212, 306) que acoplan la segunda capa metálica (218) y la tercera capa metálica (210, 302); en el que la primera capa metálica (202a, 310) de la PCB, el conjunto de bolas de soldadura (204, 308), las segunda y tercera capas metálicas (218; 210, 302) y el conjunto de vías (212, 306) del chip están configurados para funcionar como un inductor en el dispositivo; en el que la primera capa metálica (202a, 310) de la PCB, el conjunto de bolas de soldadura (204, 308), la segunda y tercera capas metálicas (218; 210, 302) y el conjunto de vías (212, 306) del chip están configurados para proporcionar un devanado para el inductor, teniendo el devanado un número de N vueltas que es 2 o más.

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