公开(公告)号：WO2020201003A1

公开(公告)日：2020-10-08

申请号：PCT/EP2020/058529

申请日：2020-03-26

Applicant: SOITEC

Inventor： BROEKAART, Marcel ,  CASTEX, Arnaud

IPC: H01L21/762

Abstract: La présente invention concerne un procédé de fabrication d'une structure de type semi-conducteur sur isolant, comprenant les étapes suivantes : - fourniture d'un substrat donneur (1) comprenant une zone de fragilisation délimitant une couche à transférer, - fourniture d'un substrat receveur (2), - collage du substrat donneur (1) sur le substrat receveur (2), la couche à transférer étant située du côté de l'interface de collage (10), par initiation d'une onde de collage (3) à partir d'une première région (13) de la périphérie (11) de ladite interface et propagation de ladite onde vers une seconde région (14) de la périphérie (11) de ladite interface opposée à la première région (13), la vitesse de propagation de l'onde de collage (3) étant plus faible dans ladite partie centrale (12) que dans ladite partie périphérique (11), - détachement du substrat donneur (1) le long de la zone de fragilisation pour transférer la couche à transférer sur le substrat receveur (2), ledit procédé étant caractérisé en ce que le collage est mis en œuvre dans des conditions contrôlées pour augmenter la différence de vitesse de propagation de ladite onde de collage entre la partie périphérique (11) et la partie centrale (12) de l'interface de collage (10).

公开(公告)号：WO2013017924A2

公开(公告)日：2013-02-07

申请号：PCT/IB2012/001404

申请日：2012-07-18

Applicant: SOITEC ,  CASTEX, Arnaud ,  BARTHELEMY, Alexandre ,  BROEKAART, Marcel

Inventor： CASTEX, Arnaud ,  BARTHELEMY, Alexandre ,  BROEKAART, Marcel

IPC: G03F7/20 ,  G03F9/00 ,  H01L21/98 ,  H01L21/02 ,  H01L27/146

CPC classification number: G03F9/7007 ,  G03F7/70633 ,  G03F9/7003 ,  H01L22/12 ,  H01L22/20 ,  H01L23/544 ,  H01L25/50 ,  H01L27/06 ,  H01L2223/5442 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The invention relates to a method for correcting misalignment of positions on a first wafer bonded to a second wafer, the method comprising the application (F4), to coordinates of each position, of a predetermined correction function for the said first wafer, the correction applied by the correction function being a function only of the distance of the position relative to the centre of the first wafer, characterized in that the applied correction varies, over the whole of the first wafer, in a non-linear manner with respect to the distance of the position relative to the centre.

Abstract translation: 本发明涉及一种用于校正结合到第二晶片的第一晶片上的位置的未对准的方法，所述方法包括对每个位置的坐标应用（F4）预定校正函数的 所述第一晶片通过校正函数施加的校正仅是所述位置相对于所述第一晶片的中心的距离的函数，其特征在于，所施加的校正在整个所述第一晶片上以非 线性方式相对于位置相对于中心的距离。

公开(公告)号：WO2021191303A1

公开(公告)日：2021-09-30

申请号：PCT/EP2021/057620

申请日：2021-03-24

Applicant: SOITEC

Inventor： CASTEX, Arnaud ,  DOUTRE-ROUSSEL, Laurence ,  BUTAUD, Eric ,  TAVEL, Brice

IPC: H01L41/312 ,  H01L41/313 ,  H01L21/20

Abstract: Procédé de fabrication d'une structure piézoélectrique (10, 10'), ledit procédé étant caractérisé en ce qu'il comprend la fourniture d'un substrat de matériau piézoélectrique (20), la fourniture d'un substrat support (100), le dépôt d'une couche de collage (1001) diélectrique à une température inférieure ou égale à 300°C sur une seule face du substrat de matériau piézoélectrique (20), une étape d'assemblage (1') du substrat de matériau piézoélectrique (20) sur le substrat support (100) par l'intermédiaire de la couche de collage (1001) diélectrique, une étape d'amincissement (2') pour former la structure piézoélectrique (10, 10') comprenant une couche de matériau piézoélectrique (200) assemblé à un substrat support (100).

公开(公告)号：WO2017167923A1

公开(公告)日：2017-10-05

申请号：PCT/EP2017/057614

申请日：2017-03-30

Applicant: SOITEC

Inventor： CASTEX, Arnaud ,  KONONCHUK, Oleg

IPC: H01L21/762

Abstract: The invention relates to a semiconductor on insulator substrate (1) for use in RF applications, in particular a silicon on insulator substrate, comprising a semiconductor top layer (11), a buried oxide layer (9) and a passivation layer (7) over a silicon support substrate (3) and a corresponding method. The invention also relates to an RF device (17). In addition a penetration layer (5) is introduced between the passivation layer (7) and the silicon support substrate (3) to ensure sufficient high resistivity of underneath RF features while dislocation movements in the support substrate (3) can be kept low.

Abstract translation: 本发明涉及用于RF应用的绝缘体上半导体衬底（1），特别是绝缘体上硅衬底，其包括半导体顶层（11），埋入氧化物层（9） 和硅支撑衬底（3）上的钝化层（7）以及相应的方法。 本发明还涉及一种RF装置（17）。 此外，在钝化层（7）和硅支撑衬底（3）之间引入渗透层（5），以确保底部RF特征具有足够的高电阻率，同时可以将支撑衬底（3）中的位错移动保持为低。 / p>

公开(公告)号：WO2012010517A1

公开(公告)日：2012-01-26

申请号：PCT/EP2011/062153

申请日：2011-07-15

Applicant: SOITEC ,  CASTEX, Arnaud ,  BROEKAART, Marcel

Inventor： CASTEX, Arnaud ,  BROEKAART, Marcel

IPC: H01L21/762 ,  H01L21/67

CPC classification number: B32B37/0084 ,  H01L21/67092 ,  H01L21/76251 ,  Y10T156/10

Abstract: The invention provides a method of bonding a first wafer (202) onto a second wafer (206) by molecular adhesion, the method comprising applying a point of initiation (216) of a bonding wave between said first (202) and second (206) wafers, the method further comprising projecting a gas stream (228) between the first wafer (202) and the second wafer (206) generally towards the point of initiation(216) of the bonding wave while the bonding wave is propagating between the wafers. The invention also provides a bonding apparatus (215) for carrying out said bonding method.

Abstract translation: 本发明提供了一种通过分子粘附将第一晶片（202）接合到第二晶片（206）上的方法，所述方法包括在所述第一（202）和第二（206）之间施加结合波的起始点（216） 晶片，该方法还包括在第一晶片（202）和第二晶片（206）之间大致朝着键合波的起始点（216）突出的气流（228），同时键合波在晶片之间传播。 本发明还提供一种用于执行所述接合方法的接合装置（215）。

公开(公告)号：WO2014001868A1

公开(公告)日：2014-01-03

申请号：PCT/IB2013/001250

申请日：2013-06-05

Applicant: SOITEC

Inventor： RADU, Ionut ,  BROEKAART, Marcel ,  CASTEX, Arnaud ,  GAUDIN, Gweltaz ,  RIOU, Gregory

IPC: H01L21/18

CPC classification number: H01L24/83 ,  H01L21/187 ,  H01L21/30604 ,  H01L21/30625 ,  H01L22/12 ,  H01L23/562 ,  H01L24/32 ,  H01L2224/29124 ,  H01L2224/29155 ,  H01L2224/2916 ,  H01L2224/29169 ,  H01L2224/29171 ,  H01L2224/29176 ,  H01L2224/2918 ,  H01L2224/29181 ,  H01L2224/29184 ,  H01L2224/83201 ,  H01L2224/83203 ,  H01L2224/83895 ,  H01L2924/01014 ,  H01L2924/0504 ,  H01L2924/10253 ,  H01L2924/201 ,  Y10T428/12493 ,  Y10T428/12639 ,  Y10T428/12646 ,  Y10T428/12653 ,  Y10T428/12674

Abstract: Method for producing a composite structure (200), comprising the direct bonding of at least one first wafer (220) with a second wafer (230), and comprising a step of initiating the propagation of a bonding wave, where the bonding interface between the first and second wafers (220, 230) after the propagation of said bonding wave has a bonding energy of less than or equal to 0.7 J/m2. The step of initiating the propagation of the bonding wave is performed under one or more of the following conditions: - placement of the wafers in an environment at a pressure of less than 20 mbar, - application to one of the two wafers of a mechanical pressure of between 0.1 MPa and 33.3 MPa. The method further comprises, after the step of initiating the propagation of a bonding wave, a step of determining the level of stress induced during bonding of the two wafers, said level of stress being determined on the basis of a stress parameter Ct calculated using the formula Ct = Rc/Ep, where: Rc corresponds to the radius of curvature (in km) of the two- wafer assembly and Ep corresponds to the thickness (in μm) of the two-wafer assembly. The method further comprises a step of validating the bonding when the level of stress Ct determined is greater than or equal to 0.07.

Abstract translation: 一种用于生产复合结构（200）的方法，包括至少一个第一晶片（220）与第二晶片（230）的直接结合，并且包括启动键合波的传播的步骤，其中， 在所述键合波的传播之后的第一和第二晶片（220,230）具有小于或等于0.7J / m 2的结合能。 启动粘合波传播的步骤是在以下一个或多个条件下进行的： - 将晶片放置在小于20毫巴的压力的环境中， - 施加到两个晶片之一的机械压力 在0.1MPa和33.3MPa之间。 该方法还包括在开始粘合波的传播的步骤之后，确定在两个晶片的接合期间引起的应力水平的步骤，所述应力水平是基于使用 公式Ct = Rc / Ep，其中：Rc对应于两晶片组件的曲率半径（km），Ep对应于两晶片组件的厚度（以mam计）。 该方法还包括当确定的应力Ct大于或等于0.07时验证接合的步骤。

公开(公告)号：WO2012113799A1

公开(公告)日：2012-08-30

申请号：PCT/EP2012/052950

申请日：2012-02-21

Applicant: SOITEC ,  BROEKAART, Marcel ,  CASTEX, Arnaud

Inventor： BROEKAART, Marcel ,  CASTEX, Arnaud

IPC: H01L21/67

CPC classification number: H01L21/67092 ,  H01L21/68 ,  H01L21/6875

Abstract: An apparatus (200) for direct wafer bonding between two wafers (20, 30) comprises at least one wafer carrier device (210) comprising a support (211) constituted a support element (2110) for receiving one of the two wafers, and aligning elements (220, 230, 240) placed around said chuck. The support element (2110) of the chuck (211) has an overall contact surface area that is smaller than the surface area of the wafer (20) to be supported by the support element (2110).

Abstract translation: 一种用于在两个晶片（20,30）之间直接晶片接合的装置（200）包括至少一个晶片载体装置（210），该装置包括构成用于接收两个晶片中的一个的支撑元件（2110）的支撑件（211） 围绕所述卡盘放置的元件（220,230,240）。 卡盘（211）的支撑元件（2110）具有小于由支撑元件（2110）支撑的晶片（20）的表面积的总接触表面积。

公开(公告)号：EP3948941A1

公开(公告)日：2022-02-09

申请号：EP20713004.8

申请日：2020-03-26

Applicant: SOITEC

Inventor： BROEKAART, Marcel ,  CASTEX, Arnaud

IPC: H01L21/762

公开(公告)号：EP4128380A1

公开(公告)日：2023-02-08

申请号：EP21713957.5

申请日：2021-03-24

Applicant: Soitec

Inventor： CASTEX, Arnaud ,  DOUTRE-ROUSSEL, Laurence ,  BUTAUD, Eric ,  TAVEL, Brice

IPC: H01L41/312 ,  H01L41/313 ,  H01L21/20

公开(公告)号：WO2016198542A1

公开(公告)日：2016-12-15

申请号：PCT/EP2016/063198

申请日：2016-06-09

Applicant: SOITEC

Inventor： CASTEX, Arnaud ,  DELPRAT, Daniel ,  ASPAR, Bernard ,  RADU, Ionut

IPC: H01L41/08 ,  H01L41/312

CPC classification number: H03H9/02834 ,  H01L41/0805 ,  H01L41/312 ,  H01L41/313 ,  H01L41/332 ,  H01L41/337 ,  H03H3/10 ,  H03H9/02574 ,  H03H9/6496

Abstract: The present invention relates to a heterostructure, in particular a piezoelectric structure, comprising a cover layer, in particular a layer of piezoelectric material, the material of the cover layer having a first coefficient of thermal expansion, assembled to a support substrate, the support substrate having a second coefficient of thermal expansion substantially different from the first coefficient of thermal expansion, at an interface wherein the cover layer comprises at least a recess extending from the interface into the cover layer, and its method of fabrication.

Abstract translation: 本发明涉及异质结构，特别是压电结构，其包括覆盖层，特别是压电材料层，覆盖层的材料具有第一热膨胀系数，组装到支撑衬底，支撑衬底 具有与第一热膨胀系数几乎不同的第二热膨胀系数，其中覆盖层至少包括从界面延伸到覆盖层中的凹部及其制造方法。