公开(公告)号：FR3007520A1

公开(公告)日：2014-12-26

申请号：FR1356085

申请日：2013-06-25

Applicant: ST MICROELECTRONICS CROLLES 2 ,  ST MICROELECTRONICS SA

Inventor： FIORI VINCENT ,  BAR PIERRE ,  GALLOIS-GARREIGNOT SEBASTIEN

IPC: G01L1/20 ,  H01L21/66

Abstract: Système comprenant : - un objet (OBJ) comprenant au moins quatre résistances planes (R1, R2, R3, R4) disposées sur une même surface plane de l'objet, l'une au moins des résistances (R4) ayant une géométrie différente des autres, - des moyens configurés pour mesurer une variation de résistance desdites résistances (MRES), - des moyens configurés pour déterminer un champ de contraintes à partir d'un système d'équations faisant intervenir ledit champ de contraintes, des valeurs de variations de valeurs résistives mesurées et des paramètres de sensibilité des résistances (DCHP). L'invention concerne aussi un procédé de détermination d'un champ de contraintes.

公开(公告)号：FR3020499A1

公开(公告)日：2015-10-30

申请号：FR1453723

申请日：2014-04-25

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2

Inventor： FIORI VINCENT ,  GALLOIS-GARREIGNOT SEBASTIEN ,  RIDEAU DENIS ,  TAVERNIER CLEMENT

IPC: H01L23/52 ,  H01L29/04

Abstract: Le circuit intégré comprend au sein d'un substrat (SB) contenant du silicium et orienté selon la face cristallographique (100), au moins une région active (ZA) limitée par une région isolante (RIS) et au moins un transistor PMOS (TR) situé dans et sur ladite région active. Le canal (CNL) du transistor PMOS est orienté longitudinalement selon une direction cristallographique de type , et le circuit intégré comprend en outre au moins un motif de base (MTB) en forme de T, électriquement inactif, situé au dessus d'au moins une zone (Z) de la région isolante (RIS) située au voisinage d'au moins une extrémité transversale (ET1) du canal, la branche horizontale (BH) du T étant sensiblement parallèle à la direction longitudinale du canal (DRL).

公开(公告)号：FR2996354A1

公开(公告)日：2014-04-04

申请号：FR1259258

申请日：2012-10-01

Applicant: ST MICROELECTRONICS CROLLES 2

Inventor： DELPECH PHILIPPE ,  SABOURET ERIC ,  GALLOIS-GARREIGNOT SEBASTIEN

IPC: H01L23/485

Abstract: La présente invention concerne un dispositif semiconducteur (2) comprenant au moins une plage (25) formée sur ou donnant sur une surface supérieure du dispositif, et une structure d'arrêt de fissure en métal (40) agencée au-dessous de la plage, épousant une enveloppe interne et une enveloppe externe configurées de sorte que la projection verticale du bord (25') de la plage est comprise entre les enveloppes interne et externe de la structure d'arrêt de fissure.